Rozdiel medzi pomocou signálov a premenných vo VHDL

[s3034585]

Nazdar
je niektorý mi povedz, čo je rozdiel medzi hardware vygenerovaná za VHDL kód, ktorý používa signály.Ak ten istý kód je psán pomocou premenné namiesto signálu.
Kde seženu materails čítanie na túto tému.
Vďaka

 

[news]

Co zrobić z tabletami iPad wykorzystywanymi przez naszych posłów, gdy zakończy się ich kadencja? Jest pewien pomysł.

Read more...

 

[oneskorenie]

Ukazovatele sa aktualizácie ihneď, keďže signály o aktualizáciu niektorých ďalších signálov musí byť posilnený a podmienky musia byť splnené predtým, ako môžu byť aktualizované spravidla na konci procesu, v VHDL.Keď signál je hodnota, o pridelenie nemusí mať vplyv, pretože hodnota signálu sa určuje podľa procesov (alebo iné súbežné vyhlásení), že disk je.Ak je viac hodnôt sú priradené k danej signálu v jednom procese, len posledná úloha je účinná.Ak je niekoľko procesov (alebo iné súbežné vyhlásenie) priradenie hodnôt do jedného signálu, sú vodiči wired dohromady.Výsledného obvodu závisí na pripomienky a cieľové technológiu.To môže byť neplatné, wired A wired OR, alebo troch-stav autobusu.V mnohých situáciách premenné a signály môžu byť použité zameniteľné ak rýchlosť nie je problém.Signály sa obvykle používa pre prepojenia a autobusmi (hardware), premenné, môže byť použitý pre ďalšie operácie, ako proti prírastku.Ukazovateľ by zachoval jeho hodnotu, kým nové hodnoty, ktoré mu boli pridelené.Most HDL kníh a dokumentov, na HDL kódovanie usmernenia by prerokovať príslušnou využíva signálov a premenných na dĺžku.Pre syntézu, ale buď sa musia používať veľmi opatrne, pretože správne použitie môže výrazne ovplyvniť výsledný hardware, jeho rýchlosť a výkon.

omeškania (oneskorené technológií)

 

[Kidman]

Počas delta cyklus, žiadne signály, musí byť hodnota zmena sa bude klásť na frontu,
po jednom.V aktualizácii fázy, všetky signály budú aktualizované a simulácie kroky pre budúci delta cyklu.

Ak v súčasnej delta cyklu je premenná je potrebné zmeniť hodnotu, bude zmenené okamžite a všetkých ostatných signálov, ktorého hodnota zmeny závisia na zmenu premenné budú uvedené vo fronte, čakanie na aktualizáciu fázy.

 

[xmizi]

Je variabilné a signálu vo VHDL porovnateľné s drôtom a
reg v Verilog?

 

[nand_gates]

premenná vo VHDL nemožno porovnávať s
reg a drôty typov Verilog.

V Verilog môžeme použiť ako premennú typu reg spolu s blokovaním úlohy.
Tu
reg deklarované premenné bude na globálnom modulu. (Rozdiel vo VHDL
premenné sú lokálne pre proces)

 

[masai_mara]

Použitie premenné alebo signál aj vplyv ako vaše simulátor zvláda simuláciu.zvyčajne design s premennými používajú menej pamäte a tiež v Modelsim variabilné hodnoty nemožno dohledat podobné signály.

 

[went]

variabilný aktualizovať okamžite, zatiaľ čo signál pri aktualizácii dosiahnuť "čakať", alebo na konci procesu (v prípade použitia citlivosťou list),
napríklad môžete vymieňať dva signály hodnoty, ako je tento:
x <= y;
y <= x;

 

[jetset]

To je pravda, signál zmeny je to hodnota, na každom "cykle" tohto procesu, ale môžete si dať niekoľko hodnôt do ukazovateľa rámci jediného procesu.

 

[negreponte]

signál čakať dt aktualizovať svoju hodnotu a potom odovzdá svoju hodnotu.
Napríklad ak je b <='0 'a <='1' v čase t-dt a
b <= a, b bude rovnajúcej sa po dt.
Ak by sme mali premennej sa hodnota b budú meniť okamžite.

 

[barkha]

1.Signals sa používajú na pripojenie komponentov a konštrukcie musia prenášať informácie medzi aktuálne výkazy designu.Na druhú stranu, premenné sú používané v rámci postupu pre výpočet určitých values.Variables musí byť deklarovaná v rámci procesu
2.A variabilný zmeny okamžite, ak je premenná priradenie je popravený.Na druhej strane, tak signál zmeny oneskorenie po zadaní výrazu je hodnotená.Není-li oneskorenia je uvedené, že signál sa bude meniť po delta meškanie.To má významné dôsledky pre aktualizované hodnoty premenných a signálov.
-------------------------------------------------- -----------
Nižšie je príklad, v ktorom proces sa používa na výpočet signálu výsledok.

Príklad procesu pomocou premenných
architektúra VAR z príkladov je
signálu TRIGGER, VÝSLEDKY: integer: = 0;
začať
proces
variabilný variable1: integer: = 1;
variabilný variable2: integer: = 2;
variabilný variable3: integer: = 3;
začať
čakať na TRIGGER;
variable1: = variable2;
variable2: = variable1 variable3;
variable3: = variable2;
VÝSLEDOK <= variable1 variable2 variable3;
konci procesu;
koniec VAR
-------------------------------------------------- -----------
Príklad procesu pomocou signálu
architektúra PODPÍSAŤ Napríklad je
signálu TRIGGER, VÝSLEDKY: integer: = 0;
signálu signal1: integer: = 1;
signálu signal2: integer: = 2;
signálu signal3: integer: = 3;
začať
proces
začať
čakať na TRIGGER;
signal1 <= signal2;
signal2 <= signal1 signal3;
signal3 <= signal2;
VÝSLEDOK <= signal1 signal2 signal3;
konci procesu;
koniec PODPÍSAŤ;
-------------------------------------------------- -----------------
V prvom prípade sa ukazovatele variable1, variable2 a variable3 sú počítané postupne a ich hodnoty aktualizované okamžite po TRIGGER signálu dostaví.Ďalšie, výsledok sa počíta s použitím nových hodnôt premenných.To má za následok tieto hodnoty (po čase TRIGGER): variable1 = 2, variable2 = 5 (= 2 3), variable3 = 5.Vzhľadom k tomu, že výsledok je signál bude povazovaný v čase TRIGGER a aktualizovaný v čase TRIGGER Delta.Jeho hodnota bude VÝSLEDOK = 12.

Na druhej strane, v druhom príklade signálov bude vypočítaný čase TRIGGER.Všetky tieto signály sú počítané v rovnakom čase, s použitím starých hodnôt signal1, 2 a 3.Všetky signály budú aktualizované na Delta čas po TRIGGER dorazil.Preto je signál bude mať tieto hodnoty: signal1 = 2, signal2 = 4 (= 1 3), signal3 = 2 a výsledok = 7.

 

[SkyHigh]

Ako niekto predo mnou už vysvetlil, variabilný a signálov sa používajú rôzne (v skutočnosti konkrétne) veľmi záleží na:
1.Robíš to pre simuláciu môžete overiť funkčnosť?
2.Robíš to pre syntézu a optimalizáciu Vášho návrhu vyhovieť načasovanie?

Tieto otázky sa zistiť, ktorý chcete použiť.

Tu je niekoľko pravidiel palec pre tých, ktorí nevedia, HDLs (VHDL & Verilog) a Synopsis:

1.Variabilná a signálov sú synthesizable hardware.

2.Ukazovateľ sa používa v rámci nadväzujúcich komponentov,
tj pamäťové zariadenia ako je závora,
takže premennej priradená hodnota jeho aktualizácie okamžite.Ukazovateľ sa najčastejšie používa ako počítadlo pre decrementing alebo incrementing hodnoty v MFŠ.A syntetizovaných Ukazovateľ nie je nič viac ako závora nájsť v registri, pretože každej zložky pomenované podľa procesu je sekvenčná prvok.Pre viac informácií, prečítajte si prosím populárnej učebnice napísané Randy H. Katz.

3.Signál sa používa na celom svete v rámci architektúry a musia byť vykázané len v architektúre právo na začiatku.Preto je signál v skutočnosti po drôte syntéza bez pamäti prvkom vôbec.Vzhľadom k tomu, že proces vykonáva sekvenčné operácie založené na delta meškanie (jednotkové oneskorenie), Signal len aktualizuje po procese.To je logické a správne, pretože fyzicky drátem připojený k výstupu z nadväzujúcich komponentov (proces) možno aktualizovať len po túto zložku ukončil všetky jeho výpočtových úloh.Magisterské PhD DIC Beng (Hon)
Analog Devices Inc (Írsko)