reg Načasovanie Designer softvér a Xilinx FPGA V2 je

[hawks4peace]

hai môže niekto mi povedať, ako je načasovanie Designer softvér pre modelovanie a analýzu časových parametrov v Xilinx FPGA v2. alebo čo presne v Xilinx FPGA dostane naprogramovať, kedy syntetizovať program VHDL v Xilinx FPGA mám na mysli, je to clbs alebo blok pamäte RAM alebo násobiteľ. Musím vedieť, že bcos by som pomocou časových parametrov pre konkrétny modul .. Ďakujem - Ram