A
assumeas
Guest
Úvod
Veľkej integrácie (VLSI) má dramatický vplyv na rast digitálnej technológie.VLSI nielenže znižuje veľkosť a nákladov, ale aj zvyšuje zložitosť tohto obvodu.To so sebou prinieslo významné zlepšenie výkonnosti.Tieto privítala zlepšenie viedli k významnému výkon / cena výhody v VLSI-vykonaná systémov.Existujú však aj potenciálne problémy, ktoré môžu retard na efektívne využívanie a rozvoj budúcich VLSI technológie.Medzi nimi je problém testovací okruh, ktorý sa stáva čoraz ťažšie ako meradlo integrácie rastie.
Vzhľadom k vysokej prístroj počíta a obmedzený vstup / výstup, ktoré charakterizujú prístup VLSI obvodov, testovanie konvenčných metód je často neefektívne a nedostatočný pre VLSI obvodov.Automatické skúšobný obrazec generácie pre sekvenčné obvody nie je možné, aj pre mnoho LSI obvodov.Preto návrh na snadnou testovatelnost techniky ako sériový scan musí byť zamestnaný, ako je uvedené v predchádzajúcej kapitole.Ale pre VLSI obvodov, ako techník stále zahŕňať veľké množstvo skúšobný obrazec generácie a simulačné úsilie, obrovské objemy test vstupných / výstupných dát, a nadmerné testovanie krát.Preto alternatívy k testovanie metodík, ktoré zamestnávajú skúšobný obrazec generácie a externe použiť testovacie vzory sú potrebné, aby pokračovali v raste VLSI priemyslu.
Pre všetky tieto alternatívne, tieto ciele sú žiaduce: vysoká a ľahko overiteľné chyba pokrytie, minimálny skúšobný obrazec generácie, minimálne výkonnostné rozklad, v-rýchlosť skúšanie, krátke skúšobnej dobe, a rozumné hardvérové réžii.Zabudované-in self-test (Bisto) predstavuje realizovateľné riešenie k vyššie uvedeným požiadavkám.Po prvé, bist významne znižuje vypnutie-chip komunikáciu prekonať prekážku spôsobenú obmedzené vstupy / výstupy prístup.Okrem toho odstraňuje mnohé zo skúšobný obrazec a simulácia výrobných procesov.Testovanie času možno skrátiť pomocou testovania viac jednotiek súčasne prostredníctvom plánovania testov.Hardware réžii možné minimalizovať starostlivým dizajnom a prostredníctvom zdieľania test hardware.Pridané po 1 minúta:Testovanie na VLSI Problem
VLSI obvodov sa vyznačujú vysokou prístroj počíta, obmedzené vstupy / výstupy (I / O) prístup, a následné správanie.Tieto vlastnosti sú zodpovedné za ťažkosti pri testovaní týchto obvodov.Vysoká prístroj počítať zvyšuje zložitosť skúšobnú výrobu a vina simulácie.Obmedzené I / O prístup výrazne znižuje ovládateľnosť a pozorovatelnost z vnútorných obvodov.Postupný správania vyplýva plnenie sekvenčná skúšobný obrazec generácie.Automatizáciu takýchto sekvenčná skúšobný obrazec generáciu je jedným z hlavných nevyriešených problémov v oblasti testovania.
Vysoká prístroj počítať je najvýraznejším prvkom VLSI.Typicky sa VLSI čip obsahuje stovky tisíc prístrojov.S hlbokým submicron technológií, zariadení, počítať sa tlačí aj viac ako jeden milión.Táto vysoká prístroj počítať má bezprostredný vplyv na skúšobný obrazec generácie a poruchová simulácia.Dokonca aj pre oveľa jednoduchšie kombinačných obvodov, bolo pozorované, že počítač beží čas urobiť test generáciu a vina simulácia je približne úmerný počtu logických brán pre napájanie z troch [Will82].Vysoká prístroj počítať aj vplyv na skúšobný obrazec skladovanie a čas na testovanie.A rozumný predpoklad je, že ako počet testovacích vektorov a šírky vektora je lineárne úmerné veľkosti obvodu.Preto, testovanie a skúšobný obrazec čase skladovania sú úmerné veľkosti obvodu k napájanie z dvoch.
Obrázok 7.1 Gate / Pin pomer vo vývoji komunikačných technológií
Limited I / O prístup,
aj keď možno nie tak výrazný, ako vysokej prístroj počítať, napriek tomu prispieva k testovanie problémy.V dôsledku obmedzenej I / O prístup je nízka testovatelnosti z hľadiska riaditeľnosť a pozorovatelnost.O testovatelnosti z čipu je možné približne odhadnúť na základe svojej brány-to-pin pomer,
tj pomer medzi počtom rozhranie kolíky a počet závor.Preto výrobu testov pre VLSI obvodov, je pravdepodobné, že je zložité vzhľadom na zlé testovatelnosti.Obrázok 6.1 ukazuje, že prístroj sa počíta, pin počíta a brány-to-pin pomery vo vývoji komunikačných technológií.Čím vyšší je tento pomer je nižší o testovatelnosti bude.
Zabudované-in self-test (Bisto) výrazne znižuje vypnutie-chip komunikáciu respektu test generácie a odpovede Hodnotenie hardware na čipe.Preto je obmedzený I / O prístup obmedzením je zmiernený.I-bist tiež organizovanej oddiely obvode na kúsky o veľkosti stredne znížiť zložitosť skúšobnú výrobu a vina simulácie.V skutočnosti veľa postavené-in self-test prístupy zabrániť buď skúšobný obrazec generácie, zavinenia simulácie, alebo oboje.Je taktiež jednoduchšie naplánovať paralelné testovanie viac blokov pomocou bist namiesto vypnutia-chip skúšanie, čo znižuje potenciál pre testovanie čas.Pridané po 3 minútach:
Obrázok 7.13 kužeľový členení pseudoexhaustive pre testovanie
Ak chcete generovať pseudoexhaustive testu pre obvody na
obrázku 7.13, môžeme použiť LFSR a posuvný register, ako je znázornené na
obrázku 7.14 [Barzilai 1983].Dĺžka LFSR je obvykle väčší než je veľkosť najväčšieho kužeľ.Zvyčajne aspoň dve semená sú povinné.Počet testovaných modelov generované, keď je blízko minimálnu veľkosť šištičiek je oveľa menšia, ako je celkový počet vstupov.Takáto štruktúra má minimálne hardvérové réžii.Je tiež kompatibilná s DFT štruktúru.Ak LFSR má posun móde.Semien možno sifted cez scan reťazca.Okrem toho, že test reakcie ostatných modulu je možné meniť pre kompresiu.Jednoduchý spôsob, ako určiť dĺžku z LFSR študovanie span z kužeľov.Dĺžka tejto LFSR je rovná najväčší span prevziať.V dôsledku všetkých kužeľov s span menej ako K bude mať vyčerpávajúci vzory vzory, ak sú použité.
Obrázok 7.14 LFSR SR pre pseudoexhaustive testovanie
Iný prístup k pseudoexhaustive skúšky je oblasť v okruhu cez použitie multiplexery, ako je znázornené na
obrázku 7.15.V normálnom režime, subcircuit za test prijíma bežná vstupné dáta.Zatiaľ čo v bist režimu, vzor, ktorý je daný LFSR je dodávaná do subcircuit cez multiplexory.Odpovede sú komprimované a podpis analyzer.V ďalšej časti sa budeme musieť podrobne diskutovať o podpísaní analyzátormi.S takým návrhom, skúšobná doba bola čo najmenšia.Nevýhodou je hardware réžii, ktoré vzniknú multiplexery a smerovanie priestoru pre vodiče dodať testovacej vzory.
Obrázok 7.15 Pseudoexhaustive cez multiplexory delenie.
Pseudonáhodných Testovanie
Pseudonáhodných testovacích platí určitú sumu náhodný testovacej vzory.Skúška modelov uplatňuje uspokojenie náhodnosti vlastnosti.V poradí už uplatňujú sa v deterministickými poradí.Táto chyba sa určí podľa dĺžky testu a obsah štruktúry.Náhodného vzory, zavinenia pokrytie vs skúšobná doba je typická exponenciálnej krivkou podľa
obrázku 7.16.Ako jeden vím, dlhšia skúšobná doba je,
tým vyššia je chyba pokrytie bude.Teoreticky to je nekonečný čas na dosiahnutie 100% pokrytia zavinenia.Presnejšia analýza bola vykonaná Savir a Bardell v [Savir, Bardell 1994].Tam, skúšobná doba sa určuje podľa nasledujúcej rovnice.
(7-4)
a hornou a dolnou hranicou skúšobná doba.je pravdepodobnosť úniku prahom.Zodpovedá na hladine je najmenej.p je pravdepodobnosť odhalenia všetkých chýb.k je počet ťažké odhaliť nedostatky.Napríklad u p o, o 0.001, ak 10, skúšobná doba je v rozmedzí (920980, 921030).Ak je k 50, skúšobná doba sa stáva v období medzi (1081923, 1091973).Iné ako test dĺžka je náhodná vzorka odolný závad, že je ťažké teste náhodná vzorka.Napríklad, prilepené-na-0 zavinenia na strane sčítačka-stromov podľa
obrázku 7.17 tlačové archy vzor (111 1) pre detekciu chýb.Preto nie je pravdepodobné, že budú zistené náhodnými vzory.S náhodným vzorom odolné závady,
musíme niektoré zmeny s cieľom zlepšiť detekčnej pravdepodobnosti.Skúška vzorom pre generovanie pseudonáhodných testovanie je najjednoduchšie.Buď obvodov na
obrázku 7.12 a 7.14 je schopný vygenerovať požadované vzory.[Savir 1984], [Williams 1985], [Wagner 1987].
Obrázok 7.16 Chyba pokrytie vs test o dĺžke pseudonáhodný testovanie.
Obrázok 7.17 Príklad náhodná vzorka odolné závady
7.3.5 vážených pseudonáhodných Testovanie
Vážených pseudonáhodných testovania uplatneného pseudonáhodný modely s určitými 0s a 1s distribúcie, ktorá by sa zaoberala náhodná vzorka odolné závady.Je to hybrid medzi technikou a testovanie pseudonáhodných store-vzor prístupu.V vážených pseudonáhodných testovanie, hmotnosť musí byť zvolené tak, aby testovacie modely pre hard-to-detect chyby je väčšia pravdepodobnosť, že nastanú.On môže používať softvér určiť jednu alebo viac váh založených na pravdepodobnosti analýzy hard-to-detect závady.Napríklad, ak je hmotnosť na seudorandom vzorom pre sa-0 zavinenia na
obrázku 7.13 je vybraná ako 0,9, požadovanú štruktúru (111 1) je väčšia pravdepodobnosť, že sa stalo [Schnurmann 1975], [Chin 1984] a [Wunderlich 1987].
Skúška vzorom pre vážený generátora pseudonáhodných vyšetrenia možno vykonať dvoma spôsobmi.Po prvé, môžu byť vyrobené v LFSR a niektoré logické brány, ako je znázornené na
obrázku 7.18 (a).Ako vieme, LFSR generuje model s rovnakou pravdepodobnosťou 1s a 0s.Ak 3-A vstupnou bránou je použitá, pravdepodobnosť 1s stane 0,125.Ak je 2-vstupná brána Alebo sa používa, pravdepodobnosti stane 0.75.Po druhé, je možné použiť cellura automaty na výrobu modelov požadovanej hmotnosti, ako je znázornené na
obrázku 7.18 (b).Pre cellura automaty, ich výber a usporiadanie ďalšej štátnej funkcie, FCA, bude vyrábať modely rôznych závaží.
Obrázok 7.18 Generace vážených pseudonáhodných vzory.
Test Stratégia Porovnanie
Ako už bolo spomenuté, úvahy o nasadením bist metodiky sú vinou pokrytie, hardware réžii, skúšobná doba režijné a dizajnu úsilie.Tieto štyri úvahy majú veľmi komplikovaný vzťah.Napríklad vyčerpávajúci test má najväčší chyba pokrytím však skúšobnej dobe môže byť veľmi dlhé.Pseudoexhaustive test má dobrý kompromis medzi časom a skúšobný test hardware réžii.Avšak návrhy úsilie môže byť významný.Tabuľka 7.1 uvádza vlastnosti testovaného stratégií je uvedené vyššie.Pokiaľ ide o zavinenie pokrytie, úplný test a test pseudoexhaustive má najväčšie pokrytie.Pokiaľ ide o hardvér réžia sa pseudonáhodný testovanie je najnižšia.Na skúšobnej dobe uložený vzor prístupu má najkratšie skúšobnú dobu.Zatiaľ čo pseudoexhaustive test vyžaduje označenie vyššie designu úsilie.
Tabuľka 7.1: Porovnanie jednotlivých testovacích stratégií.
Bist kompresie reakcie a analýza
Odozvy analyzátora komprimuje veľmi dlhý test reakcie do jediného slova.Také slová sa nazýva podpisu.Podpisu je potom v porovnaní s prestored zlaté podpis získať od vina-zdarma odpovedí pomocou rovnakej kompresní mechanizmus.Ak podpise je rovnaké ako zlatý kopírovať, rez je považovaný vina-zdarma.Inak, je chybná.V tejto sekcii budeme študovať tieto reakcie analytické metódy, ty počítať, počítať prechodu, syndróm počítať a podpis analýzy.Ako už bolo povedané, že je sklad-vzor prístupu, ktorý ukladá testovacej modely, a odpovede vopred.Ohlas je analýza vykonaná one-to-one porovnaní sa prestored vina-zdarma odpovedí.Vzhľadom k tomu, že metóda je veľmi jednoduché,
nebudeme sa ďalej diskutovať.
Kompresia, ako je funkcia, ktorá mapu veľkú vstupný priestor (reakcie) na malom priestore výstup (podpis).Jedná sa o n-k-1 mapovanie.Preto je nesprávne odpovede môže mať rovnaký podpis ako vina-zdarma jeden.Takáto situácia je označovaná ako aliasing.V aliasing pravdepodobnosťou je možnosť, že je nesprávna reakcia je posudzovaná ako zavinenie-zdarma.Je definovaná nasledovne.
(7-5)
Táto pravdepodobnosť je aliasing hlavné úvahy v rámci analýzy.Vzhľadom k tomu, že n-k-1 mapovanie majetku kompresia je nepravdepodobné, aby sa diagnóza po kompresii.Preto je diagnóza resoluation je veľmi zlá po kompresii.Okrem toho, že pravdepodobnosť, aliasing, hardware réžii a hardvérovej kompatibility je tiež dôležité otázky.Tu hardvérovej kompatibility sa odvoláva na to, ako dobre je bist hardvéru môže byť začlenená do zastrihnutá alebo DFT.
Ones Hrabě
Ones počítať počíta sa počet tých, pri výstupe postupnosť.Preto, podpis je číslo kolegovia.Je to intuitívny spôsob pre komprimáciu dlhý sled výstupov do jediného slova.Obrázok 7.19 ukazuje test štruktúra ty počítať pre jediný výstup zastrihnutá.Vzor generátor môže byť niektorý z techniky v oddiele 7.3.Obrázok 7.19 ukazuje štruktúru pre jednotnú-výstupné zastrihnutá.Za tých niekoľko výstupov, možno použiť čítač pre každý výstup, alebo do jedného výstupného naraz s rovnakou vstupné sekvenciu.V aliasing pravdepodobnosti odvodí takto.Nech m je skúšobná doba, r počet z nich.V aliasing pravdepodobnosťou sa zobrazí takto.
(7-6)
Tu sa denumerator je celkový počet chybných výstupné postupnosti.Všimnite si, že sa celkový počet výstupných sekvencií a iba jeden z nich je chyba-zdarma.V čitateli je celkový počet sekvencií, ktoré r ty, rovnako ako vina-voľný sled.Z vyššie uvedenej rovnice, my vieme, že keď r rovná jednej polovici m, aliasing pravdepodobnosťou je najväčší.Pri r = 0 alebo r = m, aliasing pravdepodobnosť je 0.Od kompresné metódy, vieme, že vstupné skúšky môže byť rotovať bez toho, aby došlo k zmene počítať.
Obrázok 7.19 Ones počítať kompresiu obvodu štruktúra
Prechodné Hrabě
Prechodné počítať kompresia je veľmi podobný nich počítať kompresie.Miesto počítanie počtu tých, záleží na počte priechodov, nula až jeden a / alebo jeden na nulu.Obrázok 7.20 ukazuje štruktúru obvodu na prechod počítať.V aliasing pravdepodobnosť prechodu počítať kompresia je zobrazené nasledovne.
(7-7)
Podobne, denumerator je celkový počet výstupov sekvencie, keď skúšobná doba sa m.V čitateli je počet chybných sekvencií, ktoré r priechodov.Všimnite si, že pre test dĺžky m, m-1transitions.Z toho dôvodu je počet úsekov, ktoré r priechodov.Vzhľadom k tomu, že prvý výstup môže byť buď jedna alebo nula, preto sa celkový počet musí vynásobiť 2.Opäť platí,
že iba jeden z nich je chyba-zdarma.
Rovnaké ako tie, hrabě, r = m / 2 má najväčšou pravdepodobnosťou aliasing.Avšak, keď r = 0 alebo r = m-1 sa aliasing pravdepodobnosť nie je nula Je čo je tiež veľmi blízko k nule.Odlišné od tých, hrabě, vstupné postupnosti nemožno rotovať.Ak rotovať, počet prechodov budú meniť tiež.Na druhej strane je možné meniť testovacej sekvencie maximalizovať alebo minimalizovať prechody, teda minimalizovať pravdepodobnosť aliasing.Všimnite si, že keby všetky testovacej vzory s výstupným 0s sú uplatňované pred tými, s výkonom 1, počet prechod je len 1.Dôsledkom toho je, že aliasing pravdepodobnosť je takmer nulová a hardware réžia je tiež minimalizované.Tu len jedna-bit čítač je nutná.
Obrázok 7.20 Prechod počítať kompresiu obvodu štruktúra
Syndróm Testovanie
Syndróm je definovaný ako pravdepodobnosť, že sú na výstupe postupnosť.Syndrómu je 1 / 8 pre 3-A vstupnou bránou a 7 / 8 pre 3-vstupné brány alebo ak vstupy rovný pravdepodobnosť ty a nul.Obrázok 7.21 ukazuje bist obvode štruktúru pre syndróm počítať.Je veľmi podobná ty počítať a prechod počítať.Rozdielov je, že konečné počítať sa vydelí počtom modelov uplatňované.K najvýznamnejším rysom syndróm vyšetrenie spočíva v tom, že syndróm je nezávislý od vykonávania.Je len určí jej funkciu obvodu.
Obrázok 7.21 Syndróm testovanie obvodu štruktúra
Pôvodne návrh syndróm test platí úplný vzory.Preto sa syndrómom je, kde n je počet vstupov a K je počet minterms.Okruh je syndróm testovatelný ak jednodielnym-prilepené na chyby sú zistiteľné syndróm.Zaujímavé časti syndróm vyšetrenia je, že akúkoľvek funkciu môže byť navrhnutý ako syndróm testovatelný.Existuje veľa výskumov na syndróm testovanie, nájdete na [Savir 1980] a [Barzilai 1981] pre ďalšie podrobnosti.
Podpis Analýza
Podpis analýzy je kompresní techniky založené na LFSR prerokovaný v predchádzajúcej časti.Štruktúru obvodu k podpisu analýzy je znázornený na obrázku 7.22.Matematicky, výstupná sekvencia (polynomiální) je rozdelený podľa charakteristického polynómu.Vo zvyšnej časti divízie sa nazýva podpis.Tento príklad ukazuje obrázok 7.9 môže tiež byť považované za príklad podpise analýzy.Vstupné sekvencie (110110110) je skomprimovaný do podpisu (1101), zostávajúca časť.Pre výstupné postupnosť dĺžky m, je tu celkom chybná sekvencie.Predpokladajme, že sme sa predstavujú vstupné postupnosť P (x) ako
P (x) = Q (X) G (x) R (x) (7 --
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Chladný" border="0" />G (x) je charakteristický polynom, Q (x) je podiel a R (x) je zvyšok alebo podpis.Pre tých, aliasing chybná sekvencie, zvyšok R (x) bude rovnaká ako chyba-zdarma jeden.Vzhľadom k tomu,
že P (x) je v poradí m a G (x) je poriadku n, teda Q (x) má poradí mn.Preto je možné, Q (x) alebo P (x).Jedným z nich je chyba-zdarma.Preto sa aliasing pravdepodobnosťou sa zobrazí takto.
(7-9)
Obrázok 7.22 Podpis analýzy štruktúry obvodu
Obrázok 7.23 MISR - Viac-input podpis registrovať
Líši od predchádzajúcich metód, aliasing pravdepodobnosť podpis analýzy je nezávislý na test reakcie.V aliasing pravdepodobnosťou možno znížiť nárast dĺžky LFSR.Podľa charakteristiky polynóm oblasti, podpis analýzu do LFSR má tieto vlastnosti.Po prvé,
An LFSR s dvomi alebo viac pozitívne podmienky nájde každý jednotlivý chyba.Po druhé, LFSR s primitivní charakteristický mnohočlen odhalí akékoľvek dvojité závady oddelené menej ako miest.Po tretie, LFSR s detekuje všetky chyby praskla o celkovej dĺžke menšie ako n.Obrázok 7.22 ukazuje hardvérovú architektúru pre jednotnú-výstupné LFSR.Pre viac výstupných obvodov, jeden nemusí používať viac LFSRs alebo skomprimovať reakciou s výkonom jeden po druhom.Miesto toho je viac-input podpis registra alebo MISR.Obrázok 7.23 ukazuje štruktúru obvode dvoch MISRs založený na LFSR v
obr 7.3.Násobok vstupné bity sú od hornej časti MISRs.MISR zdieľajú rovnaké vlastnosti ako LFSR pre jedno-input podpis analýzy.
7.4.5 Vesmír kompresie
Zatiaľ sme boli techník pre kompresiu dlhé skúšky v jeden-slovo pre overenie podpisu.To možno považovať za kompresie v časovej doméne.Tu by sme radi diskutovali o vesmíre kompresie.Vesmír kompresie je technika pre manipuláciu s obvodmi veľa výstupov.S mnohými výstupy, vziať podpis analýzy pomocou MISR ako príklad možno uviesť,
že dĺžka trvania MISR bude veľmi dlhý.Dôsledkom toho je, že hardvér réžii možno nadmerné.
Dá sa použiť XOR brány spojiť dve alebo viac Výstupy do jediného výstupu pred časom kompresie.Ak chcete minimalizovať aliasing pravdepodobnosťou chyba kontrolného kódovaciu techniky môžu byť použité.Obrázok 7.24 ukazuje priestor kompresie pomocou 16-bit SEC-DEC (jednoduché opravy chýb a dvojitá detekcia chýb) kód.Tady, 16 výstupy sú komprimované iba do 5 výstupov.V spojení s časovým kompresie, architektúra je zobrazená na
obrázku 7.25.Tu, TC (časová kompresia) možno hoci ako LFSR alebo MISR.
Obrázok 7.24 Vesmír kompresie pomocou 16 SEC-DEC kód
Obrázok 7.25 vesmír a čas, Kompresia architektúry.
Bist architektúry
Po opisujúca bist základy, v tomto oddiele, sa zameria na bist architektúry.Vzhľadom k tomu, LFSR a MISR sú kompatibilné s scan DFT a drvivá populárnejší než ktorákoľvek iná bist moduly budeme sústrediť na techniky založené na LFSR, MISR a skenovanie registrov.Most bist teniques zahŕňajú základné obchodu medzi testovanie mimo čas a test hardware réžii.V [Argrawal 1993], bist techniky sú rozdelené do dvoch kategórií: test-per-hodiny a test-per-scan.Test-per-hodinové bist platí test vektormi a zachytáva test reakcie onces každej hodiny cyklu.Test-per-scan bist používať scan reťazí na dodávku skúšobnej testovacej vektormi a odozvy, teda kompletný cyklus má rovnakú dobu ako úplný scan cyklu.V nasledujúcich pododdieloch budeme diskutovať o sekvenčný bist techniky a kombinácie v kategóriách test-per-hodiny a test-per-scan.
Kombinační Test-Per-Hodiny bist
Základná štruktúra
Obrázok 7.12 ukazuje základné štruktúry test-per-hodinové bist.Pre každý test hodiny, LFSR generuje testovacej vektor a SA (MISR) komprimuje odpovede vektora.Takáto štruktúra je najviac univerzálnej.Podľa toho, máme na mysli, že môže byť použitý pre úplný test, pseudoexhaustive test, pseudonáhodný skúšanie a testovanie pseudonáhodných hmotnosti.Za posledný, štruktúra LFSR je potrebné nahradiť hardvérové štruktúry sa uvádza v oddiele 7.3.5.Pre tento prístup, dĺžka trvania LFSR a MISR musí byť rovnaký ako počet vstupov a výstupov z zastrihnutá.Preto sa nadzemné hardware možno execessive.Technikami použitie také základné prístupy zahŕňajú centralizovanými a oddeleným board-úrovni (CSBL) bist v [Benowitz 1975] a postavený-v hodnotení a self-test (BEST) v [Resnick 1983].Architektúre oboch metód sú uvedené na
obrázku 7.26 a
obrázok 7.27 resp.Všimnite si, že obaja CSBL bist BEST a sú navrhnuté pre kombinačné a sekvenčné obvody.
Obrázok 7.26 CSBL bist architektúry
Obrázok 7.27 BEST bist architektúry
CBIST
Súbežný bist (CBIST) podľa
obrázku 7.28, je ďalším príkladom toho, test-per-hodinové prístup [Saluja 1988].Za súbežný časť, komparátor sledovať normálnu prevádzku dát.Ak je rovnaká ako vzor v LFSR, skúšobné hodiny je začiarknuté.Ohlas je privádza k MISR pre kompresiu a LFSR zálohy jeden čas cyklu.Ak nie je žiadny zápas za dlhú dobu, je LFSR generovať skúšobné hodiny odškrtl raz automaticky zálohu jeden skúšobný cyklus.Zároveň systém hodiny držať za jeden cyklus.
Obrázok 7.28 CBIST architektúra
LFSR SR
Obrázok 7.29 ukazuje architektúra, ktorá využíva LFSR a prehľadávanie databázy Registry.Zakaždým, keď sa LFSR presúva z jedného bitu na scan register, skúšobný obrazec, a to test reakcie je skomprimovaný.S takú štruktúru, sme schopní minimalizovať hardware réžia pri teste vzorka generátora.Reakcie kompresora zostávajú rovnaké.Kombináciou skenovanie zaregistrovať LFSR, vzorce sú generované mať rovnaké nehnuteľnosť ako LFSR používa.Skúška sa stratégiami, ktoré môžu byť nasadené pomocou takejto štruktúry obsahujú pseudoexhaustive (pozri
obrázok 7.14) a pseudonáhodný.Centralizovaný a vstavané bist (CEBS), je príkladom tohto prístupu.
Obrázok 7.29 LFSR SR štruktúru pre test-per-hodinové prístup.
Zabudované-in Logika Blok Pozorovania
Postavený-v logických bloku pozorovania je dobre vedieť, pipelined prístupu k architektúre.Obvode diagramu a Bilbo modulu a architektúry pomocou BILBOs sú zobrazené na
obrázku 7.30.V Bilbo má dva riadiace signály (B1 a B2) konfigurácia Bilbo jeden blok do posuvný register, reset, MISR a paralelný zaťaženie (normálne).V bist architektúry pomocou Bilbo je znázornený na obrázku vpravo od 7.30.Za skúšku C1, BILBO1 a BILBO2 sú zostavené tak, ako MISR.Ak sa pozrieme na BILBO1, C1 a BILBO2 len, že sú rovnakej konfigurácie, ako je uvedené na obrázku 7.12.Počiatočný stav k BILBOs možno vynulova pomocou príkazu (01).Podpis v BILBO2 možno presunula mimo nastavením všetkých BILBOs do posuvný register režim (00) príkaz.S takým Bilbo štruktúru, viac modulov je možné skúšať súčasne vďaka dôkladnému plánovanie testu zdrojov.[Koenemann 1979]
Obrázok 7.30 Bilbo obvode diagramu a architektúra
Test-Per-Scan bist
Základná štruktúra
Test-per-scan prístup sa zameriava na zníženie režijných hardvéru čo najviac.Miesto použitia LFSR a MISR za každý vstupno / výstupné piny,
je tento prístup kombinovať LFSR / MISR s posuvný register, aby minimalizoval hardvérové réžii.Obrázok 7.31 ukazuje základné obvodové konštrukcie test-per-scan bist.V bist režime LFSR generuje testovacie vektory a preorientoval na vstupy z zastrihnutá pomocou databázy Registry scan.Zároveň platí, že reakcie sú skenované a komprimované v LFSR.Vzhľadom na použitie reťazca scan na dodávku testovacích modelov a odpovede, test rýchlosti je oveľa pomalšie ako v predchádzajúcom prístupom.Hodiny požadované pre skúšobný cyklus, je najvyššia zo scan fázach vstupné a výstupné scan registrov.Tiež patrí do tejto kategórie patria CEBS, LOCST a pahýl.Budeme diskutovať o týchto podrobne.
Obrázok 7.31 Základné test-per-scan štruktúra
Centralizovaný a vstavané bist architektúry s Boundary Scan (CEBS)
Centralizovaný a vstavané bist architektúry s Boundary Scan l bist (CEBS) rozširuje základná štruktúra na
obrázku 7.31, aby zahŕňal vnútorné scan reťazca pri testovaní cestu.Diagram obvode je uvedený na
obrázku 7.31.Skúšobný postup je rovnaký ako základné.Avšak skúšobnej dobe môže byť veľmi dlhá, vzhľadom na zahrnutie vnútorného scan reťazcov.Takýto návrh je tiež kompatibilná s scan DFT designu.Dodatočné náklady navyše k scan DFT je minimum.Preto je obzvlášť dôležité pre obvody s plnou scan DFT. [Komanytsky 1982]
Obrázok 7.32 CEBS architektúra
Vlastné-Testovanie Použitie MISR a paralelný SRSG (pahýl)
Architektúra samohybným-testovanie pomocou MISR a paralelný SRSG (pahýl) [Bardell 1987], je znázornený na obrázku 7.33.Namiesto používania len jeden scan reťazca, ktoré používa viac scan reťazcov, aby sa minimalizovalo skúšobnej dobe.Vzhľadom k tomu, že scan reťazcoch môžu mať rôzne dĺžky, je LFSR beží pre N cyklov (dĺžka najdlhšieho reťazca scan) na zaťaženie všetkých reťazcov.Pre takéto konštrukcie, vnútorné typu LFSR je uprednostňovaná.Ak sa vonkajšie typ sa používa, je rozdiel medzi dvoma LFSR výstup bitov je iba časovým posunom.Preto sa vzťah medzi dvoma scan reťazcov môže byť veľmi vysoká.
Obrázok 7.33 pahýl Architektúra
Sekvenčné bist
V bist techniky uvedené vyššie buď zameraním na kombinační obvody, alebo používa scan reťazí transformovať sekvenčného obvodu na kombinačný v testovacom režime.Vzorce používané je nezávislý test reakcie.Tu by sme radi diskutovali o technikách, ktoré sa týkajú následnosť z okruhu v testovacom režime.Skúška modelov uplatňuje nielen funkcie skúšobný obrazec generátora.Taktiež je určený pre test reakcií.Vzhľadom k tomu, že odpovede sú rozosielané späť ako skúška modelov je tiež nazýva kruhovitého bist.
Analýza cyklickej Test systému (CATS)
Cyklické analýzy test systému (CATS) je typickým kruhovým bist.Architektúra CATS, je uvedené na obrázku 7.34.V testovacom režime, výstupy sú kŕmené späť na vstupy priam
dpovede sú používané ako testovací vektor nezmenené.Ak existujú viac ako vstupy, výstupy, jeden výstup môžu riadiť viac vstupov.Ak existujú viac ako vstupy, výstupy, môžeme použiť XOR brány urobiť priestor kompresie, ako je uvedené na obrázku 7.24.Hardwarovou réžia je veľmi nízka.Avšak, vina je pokrytie okruhu závislé.V recyling skúšobného odpovedí by mohlo vytvoriť zavinenia maskovacie efekty.Všimnite si, že chyba maskování tu sa líši od aliasing diskutovalo skôr.Tu je nesprávna a vina-zdarma obvody majú rôzne testovacie vzory.[Burkness 1987]
Obrázok 7.34 Cyklické analýzy test architektúry systému
Náhodný Test Data (RTD)
Náhodný test data (RTD) transformuje interné flip-flops do MISR.Štruktúry obvodu, je uvedené na obrázku 7.35.V normálnom režime, MISR je prevádzkovaný ako zámky.V testovacom režime, pracuje ako MISR.Oba vnútorné reakcie sú komprimované a do internej test vektormi sú generované z MISR.VTR je schopný urobiť jeden test za čas cyklu.Ako je v porovnaní s CATS, hardvérovú réžia je oveľa vyššia.Avšak vzhľadom k rozsiahlemu využívaniu MISR, test reakcie sú zakódované, ako bude použitá ako testovacie vzory.Z toho dôvodu má vlastné maskovací pravdepodobnosťou môže byť znížená.
Obrázok 7,35 Náhodný test data architektúra
Simultánne Vlastné Test (SST)
Miesto používania MISR pre vnútornej pamäte prístroja, simultánne vlastný test (SST) využíva jednoduchšej konštrukcie.Obvodu štruktúra SST v bist režim je zobrazený na obrázku 7.36.V testovacom režime, vnútorné zámky dostávať XOR o výsledku z bežnej námety cestu a obsah predchádzajúcich závora.Z toho vyplýva, že obsah jej zámky sú zakódované už v predchádzajúcich etapách.V normálnom prevádzkovom režime, XOR vrata sú zakázané.[Dasgupta 1982].
Obrázok 3.36 Simultánne vlastné test architektúra
Bist pre štruktúrovaného obvody
Štruktúrovaný návrh techniky, sú kľúčom k vysokej integrácie VLSI obvodov.Štruktúrovaný okruhy zahŕňajú iba pre čítanie pamäte (ROM), pamäte s priamym prístupom (RAM), programovateľné logické polia (PLA) a mnoho ďalších.V tejto sekcii by sme chceli zamerať na Plas, pretože sú úzko spojené s logické obvody.Aj keď spomienky sú zvyčajne kategorizované ako rôzne kategórie.Vzhľadom na pravidelnosť štruktúry a jednoduchosť konštrukcie, Plas sa bežne používajú v digitálnych systémoch.Plas je účinný a efektívny pre realizáciu ľubovoľných logických funkcií, kombinačné a sekvenčné.Preto v tejto časti by sme chceli prerokovať bist u Plas.
A CHKO je koncepčne dvojmiestne úrovni A-alebo štruktúru realizácie Booleovské funkcie.Obrázok 7.37 ukazuje celkovú štruktúru a PLA.A CHKO obvykle skladá z troch častí, vstupy dekodéry, A na rovinu, alebo na rovine, a na výstupe bufferu.Vstupné dekodéry sú obvykle vykonávané ako jediné-bit dekodérov, ktoré vytvárajú priame a dopĺňať formou vstupy.A na rovinu sa používa k výrobe všetkých výrobkov podmienok.V rovine alebo súčet požadovaných výrobkov ide na formu výstupné bity.Vo fyzickej prevedenie, ktoré sú implementované ako NAND-NAND a NOR-NOR štruktúry.
Obrázok 7.37 A všeobecná štruktúra a PLA.
Ako už bolo spomenuté v sekcii chyba modelu, Plas má tieto chyby, prilepené-na závady, preklenovacia poruchy a závady crosspoint.Test generácie pre Plas je oveľa ťažšie, než tomu bolo u konvenčné logiky.To je preto, že majú Plas slošitějłí chyba modelov.Ďalej typické PLA môže mať až 50 vstupov, 67 vstupov, 190 a produkt hľadiska [Liu a Saluja 198xxx].Funkčné testovanie týchto Plas môže byť náročná úloha.Plas často obsahovať neúmyselné a neidentifikovateľné prepúšťanie, ktoré by mohli spôsobiť porucha maskování.Ďalšie viac, Plas často sú zabudované v logike, ktorá komplikuje aplikáciu testu a reakcie na pozorovanie.
Therefore, many people proposed the use of BIST to handle the test of PLAs. So far, most PLAs in advanced microprocessors have BIST. Here, we would like to discuss some of them.
Yajima's PLA BIST
Yajima's scheme for the BIST of PLA is shown in Figure 7.38 [Yajima and Aramaki 1981]. Yahima s scheme has the following extra hardware for the BIST of PLAs. (1) A modified Augmented Decoder (AD) which activate one bit-line in the AND plane at a time. (2) A Product Term Shift Register (PSR) shifts 1 in it to activate one product line to test OR plane. (3) Four extra product lines in AND plane for the parity of the AND plane and the control of the test procedure. (4) An AND Parity Circuit checks the parity of the product terms when one bit-line in the AND plane is activated at a time. (5) Two extra line in OR plane for the parity and control of the OR plane testing. (6) An OR Parity Circuit checks the parity of the sum terms when product terms are activated one at a time by PSR. (7) A Feedback Value Generator generates necessary control signals to control the test procedure. The use of FVG is based on the concept of autonomous testing.
In Yajima s approach, the added hardware allows the PLA to activate one input bit-line at a time in the AND plane by AD in testing the AND plane. The result is verified by the AND Parity circuit. In testing the OR plane, one product term in activated at a time by PSR and the results are verified by the OR Parity Circuit. The correct parity is accomplished by the two extra lines, one in each plane. The autonomous control is achieved by the other extra lines. Yajima s approach is able to detect all stuck-at faults in AND/OR planes, extra lines, AND/OR parity circuits, AD, and PSR. It can also detect all crosspoint faults in AND/OR planes, original lines and extra lines. The limitation is that multiple faults coverage is not guaranteed and the EXOR trees in the parity circuits influence the testing speed.
Figure 7.38 Yajima's PLA BIST.
Daehn s PLA BIST
Daehn and Mucha proposed the BIST of PLA based on the use of BILBO [Daehn and Mcha 1981]. BILBOs are used for test pattern generation and and response analysis. Figure 7.39 shows the architecture of Daehn s approach. Here, BILBOs are inserted in between the interface of input decoder, AND plane, OR plane, and output buffers. When testing the AND plane, BILBO1 works as the test pattern generator and BILBO2 as the response analyzer. Instead of functioning as a pseudorandom pattern generator, BILBO1 shifts a 1 in the input bit lines to activate one bit line at a time (similar to Yajima s AD). While, BILBO2 is functioning as a MISR. For the OR plane testing, the situation is the same. This is a very simple approach as compare to the previous one. It achieves 100% coverage on single stuck-at faults and crosspoint faults. The most significant disadvantage is the area overhead of the BILBOs.
Figure 7.39 Daehn s PLA BIST
Liu s PLA BIST
Liu et.
al.
proposed the design which requires a rearrangement of the AND/OR plane on the basis of the number of crosspoints on the lines in the PLA [Liu 1987]. Figure 7.40 shows the architecture of Liu s scheme. Different from the above methods, only one bit line and one output line are activated in the testing of AND/OR plane. The extra line Z1 with all the connection to the AND plane product lines is responsible for detecting the cross point at the intersection of the bit line (activated by TPG1) and the product line (activated by TG2). If there is a crosspoint, then, Z1 will produces an one. The crosspoint counter (C1) will be increased by one. At the end of the testing, the count in C1 indicates the number of crosspoints in product lines and/or in the plane. Simiarly, the same procedure is done for the OR plane. Such a technique is able to detect all stuck-at faults and crosspoint faults.
Figure 7.40 Liu s PLA BIT.
BIST Applications
Manufactures are increasingly employing BIST in real products. Here, we offer several examples of such applications to illustrate the use of BIST in semiconductor, communications, and computer industrial.
Exhaustive Test in the Intel 80386 [Gelsinger 1987]
Intel 80386 has BIST logic for the exhaustive test of three control PLAs and three control ROM. For PLAs, the exhaustive patterns are generated by LFSRs embedded in the input registers. For ROMs, the patterns are generated by the microprogram counter which is part of the normal logic. The largest PLA has 19 input bits. Hence, the test length is 512K clock cycles. The test responses are compressed by MISRs at the outputs. The contents of MISRs are continuously shifted out to an LFSR. At the end of testing, the contents of LFSRs are compared.
Circular BIST in AT&T ASICs [Stroud 1988]
AT&T has employed a partial sequential approach using circuit BIST in seven ASICs. The goal was complete self-test except for I/O buffers and portions of the multiplexer logic on the inputs. AT&T s approach uses a module similar to BILBO. In addition, BIST is provided for the embedded RAMs. There are four ASICs has embedded RAM. The logic overhead is about 20% and the area overhead is 13%. The average fault coverage is 92%. The large overhead is due to the small size of the chip. AT&T has automated BIST design tools for standard cell design.
Pseudorandom Test in the IBM RISC/6000 [Ratiu and Bakoglu 1990] [Yen et.
al.
1995]
The RISC/6000 has extensive BIST structure to cover the entire system. In accord with their tradition, RISC/6000 has full serial scan. Hence, the BIST it uses is the pseudorandom testing in the form of STUMPS. For embedded RAMs, it performs self-test and delay testing. For the BIST, it has a on chip processor (COP) on each chip. In COP, there are an LFSR for pattern generation, a MISR for response compression, and a counter for address counting in RAM bist. The COP count for less than 3% of the chip area.
Instruction Cache BIST in Alpha AXP 21164 [Bhavsar and Edmondson 1994]
Alpha AXP 21164 is a super scalar implementation of Digital s Alpha AXP architecture. It has an 8 Kbyte direct mapped cache array. The cache is organized into several columns of by-1 RAM arrays stacked side by side to support a data channel each. Figure 7.41 shows the BiST/BiSr structure of the cache. It covers all three RAM arrays associated with the cache, namely, data, tag, and branch history table. The data paths here contains Fill Scan Path, Read Scan Path, Address Generator, Background Generator, and the Failing Row CAM. Before packaging, the BIST do a BIST first. The failing rows are stored in the
Figuer 7.41 Instruction Cache BiST/BiSR of AXP 21164
Failing ROW CAM. If the third row fails, the unrepariable cache flag is raised to abort the testing. The next step is the laser repair of the rows in the Failing ROW CAM. After repair, BIST runs again to verify.
Embedded Cache Memories BIST of MC68060 [Crouch et al. 1994]
MC68060 has two test approach for embedded memories. First it has adhoc direct memory access for manufacturing testing because it has the only memory approach that meets all the design goals. The adhoc direct memory acess uses additional logic to make address, data in, data out, and control line for each memory accessible through package pins. An additional set of control signals selects which memory is activated. The approach make each memory visible through the chip pins as though it is a stand-alone memory array. For the burn-in test, it builds the BIST hardware around the adhoc test logic. The two-scheme approach is used because it meets the burn-in requirements with little additional logic.
ALU Based Programmable MISR of MC68HC11 [Broseghini and Lenhert1993]
Broseghini and Lenhert implemented an ALU-Based self-test system on a MC68HC11 Family microcontroller. A fully programmable pseudorandom pattern generator and MISR are used to reduce test length and aliasing probabilities. They added microcodes to configure ALU into a LFSR or MISR. It transforms the adder into a LFSR by forcing the carry input to 0. With such a feature, the hardware overhead is minimized. The overhead is only 25% as compare to the implementation by dedicated hardware.
Veľkej integrácie (VLSI) má dramatický vplyv na rast digitálnej technológie.VLSI nielenže znižuje veľkosť a nákladov, ale aj zvyšuje zložitosť tohto obvodu.To so sebou prinieslo významné zlepšenie výkonnosti.Tieto privítala zlepšenie viedli k významnému výkon / cena výhody v VLSI-vykonaná systémov.Existujú však aj potenciálne problémy, ktoré môžu retard na efektívne využívanie a rozvoj budúcich VLSI technológie.Medzi nimi je problém testovací okruh, ktorý sa stáva čoraz ťažšie ako meradlo integrácie rastie.
Vzhľadom k vysokej prístroj počíta a obmedzený vstup / výstup, ktoré charakterizujú prístup VLSI obvodov, testovanie konvenčných metód je často neefektívne a nedostatočný pre VLSI obvodov.Automatické skúšobný obrazec generácie pre sekvenčné obvody nie je možné, aj pre mnoho LSI obvodov.Preto návrh na snadnou testovatelnost techniky ako sériový scan musí byť zamestnaný, ako je uvedené v predchádzajúcej kapitole.Ale pre VLSI obvodov, ako techník stále zahŕňať veľké množstvo skúšobný obrazec generácie a simulačné úsilie, obrovské objemy test vstupných / výstupných dát, a nadmerné testovanie krát.Preto alternatívy k testovanie metodík, ktoré zamestnávajú skúšobný obrazec generácie a externe použiť testovacie vzory sú potrebné, aby pokračovali v raste VLSI priemyslu.
Pre všetky tieto alternatívne, tieto ciele sú žiaduce: vysoká a ľahko overiteľné chyba pokrytie, minimálny skúšobný obrazec generácie, minimálne výkonnostné rozklad, v-rýchlosť skúšanie, krátke skúšobnej dobe, a rozumné hardvérové réžii.Zabudované-in self-test (Bisto) predstavuje realizovateľné riešenie k vyššie uvedeným požiadavkám.Po prvé, bist významne znižuje vypnutie-chip komunikáciu prekonať prekážku spôsobenú obmedzené vstupy / výstupy prístup.Okrem toho odstraňuje mnohé zo skúšobný obrazec a simulácia výrobných procesov.Testovanie času možno skrátiť pomocou testovania viac jednotiek súčasne prostredníctvom plánovania testov.Hardware réžii možné minimalizovať starostlivým dizajnom a prostredníctvom zdieľania test hardware.Pridané po 1 minúta:Testovanie na VLSI Problem
VLSI obvodov sa vyznačujú vysokou prístroj počíta, obmedzené vstupy / výstupy (I / O) prístup, a následné správanie.Tieto vlastnosti sú zodpovedné za ťažkosti pri testovaní týchto obvodov.Vysoká prístroj počítať zvyšuje zložitosť skúšobnú výrobu a vina simulácie.Obmedzené I / O prístup výrazne znižuje ovládateľnosť a pozorovatelnost z vnútorných obvodov.Postupný správania vyplýva plnenie sekvenčná skúšobný obrazec generácie.Automatizáciu takýchto sekvenčná skúšobný obrazec generáciu je jedným z hlavných nevyriešených problémov v oblasti testovania.
Vysoká prístroj počítať je najvýraznejším prvkom VLSI.Typicky sa VLSI čip obsahuje stovky tisíc prístrojov.S hlbokým submicron technológií, zariadení, počítať sa tlačí aj viac ako jeden milión.Táto vysoká prístroj počítať má bezprostredný vplyv na skúšobný obrazec generácie a poruchová simulácia.Dokonca aj pre oveľa jednoduchšie kombinačných obvodov, bolo pozorované, že počítač beží čas urobiť test generáciu a vina simulácia je približne úmerný počtu logických brán pre napájanie z troch [Will82].Vysoká prístroj počítať aj vplyv na skúšobný obrazec skladovanie a čas na testovanie.A rozumný predpoklad je, že ako počet testovacích vektorov a šírky vektora je lineárne úmerné veľkosti obvodu.Preto, testovanie a skúšobný obrazec čase skladovania sú úmerné veľkosti obvodu k napájanie z dvoch.
Obrázok 7.1 Gate / Pin pomer vo vývoji komunikačných technológií
Limited I / O prístup,
aj keď možno nie tak výrazný, ako vysokej prístroj počítať, napriek tomu prispieva k testovanie problémy.V dôsledku obmedzenej I / O prístup je nízka testovatelnosti z hľadiska riaditeľnosť a pozorovatelnost.O testovatelnosti z čipu je možné približne odhadnúť na základe svojej brány-to-pin pomer,
tj pomer medzi počtom rozhranie kolíky a počet závor.Preto výrobu testov pre VLSI obvodov, je pravdepodobné, že je zložité vzhľadom na zlé testovatelnosti.Obrázok 6.1 ukazuje, že prístroj sa počíta, pin počíta a brány-to-pin pomery vo vývoji komunikačných technológií.Čím vyšší je tento pomer je nižší o testovatelnosti bude.
Zabudované-in self-test (Bisto) výrazne znižuje vypnutie-chip komunikáciu respektu test generácie a odpovede Hodnotenie hardware na čipe.Preto je obmedzený I / O prístup obmedzením je zmiernený.I-bist tiež organizovanej oddiely obvode na kúsky o veľkosti stredne znížiť zložitosť skúšobnú výrobu a vina simulácie.V skutočnosti veľa postavené-in self-test prístupy zabrániť buď skúšobný obrazec generácie, zavinenia simulácie, alebo oboje.Je taktiež jednoduchšie naplánovať paralelné testovanie viac blokov pomocou bist namiesto vypnutia-chip skúšanie, čo znižuje potenciál pre testovanie čas.Pridané po 3 minútach:
Obrázok 7.13 kužeľový členení pseudoexhaustive pre testovanie
Ak chcete generovať pseudoexhaustive testu pre obvody na
obrázku 7.13, môžeme použiť LFSR a posuvný register, ako je znázornené na
obrázku 7.14 [Barzilai 1983].Dĺžka LFSR je obvykle väčší než je veľkosť najväčšieho kužeľ.Zvyčajne aspoň dve semená sú povinné.Počet testovaných modelov generované, keď je blízko minimálnu veľkosť šištičiek je oveľa menšia, ako je celkový počet vstupov.Takáto štruktúra má minimálne hardvérové réžii.Je tiež kompatibilná s DFT štruktúru.Ak LFSR má posun móde.Semien možno sifted cez scan reťazca.Okrem toho, že test reakcie ostatných modulu je možné meniť pre kompresiu.Jednoduchý spôsob, ako určiť dĺžku z LFSR študovanie span z kužeľov.Dĺžka tejto LFSR je rovná najväčší span prevziať.V dôsledku všetkých kužeľov s span menej ako K bude mať vyčerpávajúci vzory vzory, ak sú použité.
Obrázok 7.14 LFSR SR pre pseudoexhaustive testovanie
Iný prístup k pseudoexhaustive skúšky je oblasť v okruhu cez použitie multiplexery, ako je znázornené na
obrázku 7.15.V normálnom režime, subcircuit za test prijíma bežná vstupné dáta.Zatiaľ čo v bist režimu, vzor, ktorý je daný LFSR je dodávaná do subcircuit cez multiplexory.Odpovede sú komprimované a podpis analyzer.V ďalšej časti sa budeme musieť podrobne diskutovať o podpísaní analyzátormi.S takým návrhom, skúšobná doba bola čo najmenšia.Nevýhodou je hardware réžii, ktoré vzniknú multiplexery a smerovanie priestoru pre vodiče dodať testovacej vzory.
Obrázok 7.15 Pseudoexhaustive cez multiplexory delenie.
Pseudonáhodných Testovanie
Pseudonáhodných testovacích platí určitú sumu náhodný testovacej vzory.Skúška modelov uplatňuje uspokojenie náhodnosti vlastnosti.V poradí už uplatňujú sa v deterministickými poradí.Táto chyba sa určí podľa dĺžky testu a obsah štruktúry.Náhodného vzory, zavinenia pokrytie vs skúšobná doba je typická exponenciálnej krivkou podľa
obrázku 7.16.Ako jeden vím, dlhšia skúšobná doba je,
tým vyššia je chyba pokrytie bude.Teoreticky to je nekonečný čas na dosiahnutie 100% pokrytia zavinenia.Presnejšia analýza bola vykonaná Savir a Bardell v [Savir, Bardell 1994].Tam, skúšobná doba sa určuje podľa nasledujúcej rovnice.
(7-4)
a hornou a dolnou hranicou skúšobná doba.je pravdepodobnosť úniku prahom.Zodpovedá na hladine je najmenej.p je pravdepodobnosť odhalenia všetkých chýb.k je počet ťažké odhaliť nedostatky.Napríklad u p o, o 0.001, ak 10, skúšobná doba je v rozmedzí (920980, 921030).Ak je k 50, skúšobná doba sa stáva v období medzi (1081923, 1091973).Iné ako test dĺžka je náhodná vzorka odolný závad, že je ťažké teste náhodná vzorka.Napríklad, prilepené-na-0 zavinenia na strane sčítačka-stromov podľa
obrázku 7.17 tlačové archy vzor (111 1) pre detekciu chýb.Preto nie je pravdepodobné, že budú zistené náhodnými vzory.S náhodným vzorom odolné závady,
musíme niektoré zmeny s cieľom zlepšiť detekčnej pravdepodobnosti.Skúška vzorom pre generovanie pseudonáhodných testovanie je najjednoduchšie.Buď obvodov na
obrázku 7.12 a 7.14 je schopný vygenerovať požadované vzory.[Savir 1984], [Williams 1985], [Wagner 1987].
Obrázok 7.16 Chyba pokrytie vs test o dĺžke pseudonáhodný testovanie.
Obrázok 7.17 Príklad náhodná vzorka odolné závady
7.3.5 vážených pseudonáhodných Testovanie
Vážených pseudonáhodných testovania uplatneného pseudonáhodný modely s určitými 0s a 1s distribúcie, ktorá by sa zaoberala náhodná vzorka odolné závady.Je to hybrid medzi technikou a testovanie pseudonáhodných store-vzor prístupu.V vážených pseudonáhodných testovanie, hmotnosť musí byť zvolené tak, aby testovacie modely pre hard-to-detect chyby je väčšia pravdepodobnosť, že nastanú.On môže používať softvér určiť jednu alebo viac váh založených na pravdepodobnosti analýzy hard-to-detect závady.Napríklad, ak je hmotnosť na seudorandom vzorom pre sa-0 zavinenia na
obrázku 7.13 je vybraná ako 0,9, požadovanú štruktúru (111 1) je väčšia pravdepodobnosť, že sa stalo [Schnurmann 1975], [Chin 1984] a [Wunderlich 1987].
Skúška vzorom pre vážený generátora pseudonáhodných vyšetrenia možno vykonať dvoma spôsobmi.Po prvé, môžu byť vyrobené v LFSR a niektoré logické brány, ako je znázornené na
obrázku 7.18 (a).Ako vieme, LFSR generuje model s rovnakou pravdepodobnosťou 1s a 0s.Ak 3-A vstupnou bránou je použitá, pravdepodobnosť 1s stane 0,125.Ak je 2-vstupná brána Alebo sa používa, pravdepodobnosti stane 0.75.Po druhé, je možné použiť cellura automaty na výrobu modelov požadovanej hmotnosti, ako je znázornené na
obrázku 7.18 (b).Pre cellura automaty, ich výber a usporiadanie ďalšej štátnej funkcie, FCA, bude vyrábať modely rôznych závaží.
Obrázok 7.18 Generace vážených pseudonáhodných vzory.
Test Stratégia Porovnanie
Ako už bolo spomenuté, úvahy o nasadením bist metodiky sú vinou pokrytie, hardware réžii, skúšobná doba režijné a dizajnu úsilie.Tieto štyri úvahy majú veľmi komplikovaný vzťah.Napríklad vyčerpávajúci test má najväčší chyba pokrytím však skúšobnej dobe môže byť veľmi dlhé.Pseudoexhaustive test má dobrý kompromis medzi časom a skúšobný test hardware réžii.Avšak návrhy úsilie môže byť významný.Tabuľka 7.1 uvádza vlastnosti testovaného stratégií je uvedené vyššie.Pokiaľ ide o zavinenie pokrytie, úplný test a test pseudoexhaustive má najväčšie pokrytie.Pokiaľ ide o hardvér réžia sa pseudonáhodný testovanie je najnižšia.Na skúšobnej dobe uložený vzor prístupu má najkratšie skúšobnú dobu.Zatiaľ čo pseudoexhaustive test vyžaduje označenie vyššie designu úsilie.
Tabuľka 7.1: Porovnanie jednotlivých testovacích stratégií.
Bist kompresie reakcie a analýza
Odozvy analyzátora komprimuje veľmi dlhý test reakcie do jediného slova.Také slová sa nazýva podpisu.Podpisu je potom v porovnaní s prestored zlaté podpis získať od vina-zdarma odpovedí pomocou rovnakej kompresní mechanizmus.Ak podpise je rovnaké ako zlatý kopírovať, rez je považovaný vina-zdarma.Inak, je chybná.V tejto sekcii budeme študovať tieto reakcie analytické metódy, ty počítať, počítať prechodu, syndróm počítať a podpis analýzy.Ako už bolo povedané, že je sklad-vzor prístupu, ktorý ukladá testovacej modely, a odpovede vopred.Ohlas je analýza vykonaná one-to-one porovnaní sa prestored vina-zdarma odpovedí.Vzhľadom k tomu, že metóda je veľmi jednoduché,
nebudeme sa ďalej diskutovať.
Kompresia, ako je funkcia, ktorá mapu veľkú vstupný priestor (reakcie) na malom priestore výstup (podpis).Jedná sa o n-k-1 mapovanie.Preto je nesprávne odpovede môže mať rovnaký podpis ako vina-zdarma jeden.Takáto situácia je označovaná ako aliasing.V aliasing pravdepodobnosťou je možnosť, že je nesprávna reakcia je posudzovaná ako zavinenie-zdarma.Je definovaná nasledovne.
(7-5)
Táto pravdepodobnosť je aliasing hlavné úvahy v rámci analýzy.Vzhľadom k tomu, že n-k-1 mapovanie majetku kompresia je nepravdepodobné, aby sa diagnóza po kompresii.Preto je diagnóza resoluation je veľmi zlá po kompresii.Okrem toho, že pravdepodobnosť, aliasing, hardware réžii a hardvérovej kompatibility je tiež dôležité otázky.Tu hardvérovej kompatibility sa odvoláva na to, ako dobre je bist hardvéru môže byť začlenená do zastrihnutá alebo DFT.
Ones Hrabě
Ones počítať počíta sa počet tých, pri výstupe postupnosť.Preto, podpis je číslo kolegovia.Je to intuitívny spôsob pre komprimáciu dlhý sled výstupov do jediného slova.Obrázok 7.19 ukazuje test štruktúra ty počítať pre jediný výstup zastrihnutá.Vzor generátor môže byť niektorý z techniky v oddiele 7.3.Obrázok 7.19 ukazuje štruktúru pre jednotnú-výstupné zastrihnutá.Za tých niekoľko výstupov, možno použiť čítač pre každý výstup, alebo do jedného výstupného naraz s rovnakou vstupné sekvenciu.V aliasing pravdepodobnosti odvodí takto.Nech m je skúšobná doba, r počet z nich.V aliasing pravdepodobnosťou sa zobrazí takto.
(7-6)
Tu sa denumerator je celkový počet chybných výstupné postupnosti.Všimnite si, že sa celkový počet výstupných sekvencií a iba jeden z nich je chyba-zdarma.V čitateli je celkový počet sekvencií, ktoré r ty, rovnako ako vina-voľný sled.Z vyššie uvedenej rovnice, my vieme, že keď r rovná jednej polovici m, aliasing pravdepodobnosťou je najväčší.Pri r = 0 alebo r = m, aliasing pravdepodobnosť je 0.Od kompresné metódy, vieme, že vstupné skúšky môže byť rotovať bez toho, aby došlo k zmene počítať.
Obrázok 7.19 Ones počítať kompresiu obvodu štruktúra
Prechodné Hrabě
Prechodné počítať kompresia je veľmi podobný nich počítať kompresie.Miesto počítanie počtu tých, záleží na počte priechodov, nula až jeden a / alebo jeden na nulu.Obrázok 7.20 ukazuje štruktúru obvodu na prechod počítať.V aliasing pravdepodobnosť prechodu počítať kompresia je zobrazené nasledovne.
(7-7)
Podobne, denumerator je celkový počet výstupov sekvencie, keď skúšobná doba sa m.V čitateli je počet chybných sekvencií, ktoré r priechodov.Všimnite si, že pre test dĺžky m, m-1transitions.Z toho dôvodu je počet úsekov, ktoré r priechodov.Vzhľadom k tomu, že prvý výstup môže byť buď jedna alebo nula, preto sa celkový počet musí vynásobiť 2.Opäť platí,
že iba jeden z nich je chyba-zdarma.
Rovnaké ako tie, hrabě, r = m / 2 má najväčšou pravdepodobnosťou aliasing.Avšak, keď r = 0 alebo r = m-1 sa aliasing pravdepodobnosť nie je nula Je čo je tiež veľmi blízko k nule.Odlišné od tých, hrabě, vstupné postupnosti nemožno rotovať.Ak rotovať, počet prechodov budú meniť tiež.Na druhej strane je možné meniť testovacej sekvencie maximalizovať alebo minimalizovať prechody, teda minimalizovať pravdepodobnosť aliasing.Všimnite si, že keby všetky testovacej vzory s výstupným 0s sú uplatňované pred tými, s výkonom 1, počet prechod je len 1.Dôsledkom toho je, že aliasing pravdepodobnosť je takmer nulová a hardware réžia je tiež minimalizované.Tu len jedna-bit čítač je nutná.
Obrázok 7.20 Prechod počítať kompresiu obvodu štruktúra
Syndróm Testovanie
Syndróm je definovaný ako pravdepodobnosť, že sú na výstupe postupnosť.Syndrómu je 1 / 8 pre 3-A vstupnou bránou a 7 / 8 pre 3-vstupné brány alebo ak vstupy rovný pravdepodobnosť ty a nul.Obrázok 7.21 ukazuje bist obvode štruktúru pre syndróm počítať.Je veľmi podobná ty počítať a prechod počítať.Rozdielov je, že konečné počítať sa vydelí počtom modelov uplatňované.K najvýznamnejším rysom syndróm vyšetrenie spočíva v tom, že syndróm je nezávislý od vykonávania.Je len určí jej funkciu obvodu.
Obrázok 7.21 Syndróm testovanie obvodu štruktúra
Pôvodne návrh syndróm test platí úplný vzory.Preto sa syndrómom je, kde n je počet vstupov a K je počet minterms.Okruh je syndróm testovatelný ak jednodielnym-prilepené na chyby sú zistiteľné syndróm.Zaujímavé časti syndróm vyšetrenia je, že akúkoľvek funkciu môže byť navrhnutý ako syndróm testovatelný.Existuje veľa výskumov na syndróm testovanie, nájdete na [Savir 1980] a [Barzilai 1981] pre ďalšie podrobnosti.
Podpis Analýza
Podpis analýzy je kompresní techniky založené na LFSR prerokovaný v predchádzajúcej časti.Štruktúru obvodu k podpisu analýzy je znázornený na obrázku 7.22.Matematicky, výstupná sekvencia (polynomiální) je rozdelený podľa charakteristického polynómu.Vo zvyšnej časti divízie sa nazýva podpis.Tento príklad ukazuje obrázok 7.9 môže tiež byť považované za príklad podpise analýzy.Vstupné sekvencie (110110110) je skomprimovaný do podpisu (1101), zostávajúca časť.Pre výstupné postupnosť dĺžky m, je tu celkom chybná sekvencie.Predpokladajme, že sme sa predstavujú vstupné postupnosť P (x) ako
P (x) = Q (X) G (x) R (x) (7 --
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Chladný" border="0" />G (x) je charakteristický polynom, Q (x) je podiel a R (x) je zvyšok alebo podpis.Pre tých, aliasing chybná sekvencie, zvyšok R (x) bude rovnaká ako chyba-zdarma jeden.Vzhľadom k tomu,
že P (x) je v poradí m a G (x) je poriadku n, teda Q (x) má poradí mn.Preto je možné, Q (x) alebo P (x).Jedným z nich je chyba-zdarma.Preto sa aliasing pravdepodobnosťou sa zobrazí takto.
(7-9)
Obrázok 7.22 Podpis analýzy štruktúry obvodu
Obrázok 7.23 MISR - Viac-input podpis registrovať
Líši od predchádzajúcich metód, aliasing pravdepodobnosť podpis analýzy je nezávislý na test reakcie.V aliasing pravdepodobnosťou možno znížiť nárast dĺžky LFSR.Podľa charakteristiky polynóm oblasti, podpis analýzu do LFSR má tieto vlastnosti.Po prvé,
An LFSR s dvomi alebo viac pozitívne podmienky nájde každý jednotlivý chyba.Po druhé, LFSR s primitivní charakteristický mnohočlen odhalí akékoľvek dvojité závady oddelené menej ako miest.Po tretie, LFSR s detekuje všetky chyby praskla o celkovej dĺžke menšie ako n.Obrázok 7.22 ukazuje hardvérovú architektúru pre jednotnú-výstupné LFSR.Pre viac výstupných obvodov, jeden nemusí používať viac LFSRs alebo skomprimovať reakciou s výkonom jeden po druhom.Miesto toho je viac-input podpis registra alebo MISR.Obrázok 7.23 ukazuje štruktúru obvode dvoch MISRs založený na LFSR v
obr 7.3.Násobok vstupné bity sú od hornej časti MISRs.MISR zdieľajú rovnaké vlastnosti ako LFSR pre jedno-input podpis analýzy.
7.4.5 Vesmír kompresie
Zatiaľ sme boli techník pre kompresiu dlhé skúšky v jeden-slovo pre overenie podpisu.To možno považovať za kompresie v časovej doméne.Tu by sme radi diskutovali o vesmíre kompresie.Vesmír kompresie je technika pre manipuláciu s obvodmi veľa výstupov.S mnohými výstupy, vziať podpis analýzy pomocou MISR ako príklad možno uviesť,
že dĺžka trvania MISR bude veľmi dlhý.Dôsledkom toho je, že hardvér réžii možno nadmerné.
Dá sa použiť XOR brány spojiť dve alebo viac Výstupy do jediného výstupu pred časom kompresie.Ak chcete minimalizovať aliasing pravdepodobnosťou chyba kontrolného kódovaciu techniky môžu byť použité.Obrázok 7.24 ukazuje priestor kompresie pomocou 16-bit SEC-DEC (jednoduché opravy chýb a dvojitá detekcia chýb) kód.Tady, 16 výstupy sú komprimované iba do 5 výstupov.V spojení s časovým kompresie, architektúra je zobrazená na
obrázku 7.25.Tu, TC (časová kompresia) možno hoci ako LFSR alebo MISR.
Obrázok 7.24 Vesmír kompresie pomocou 16 SEC-DEC kód
Obrázok 7.25 vesmír a čas, Kompresia architektúry.
Bist architektúry
Po opisujúca bist základy, v tomto oddiele, sa zameria na bist architektúry.Vzhľadom k tomu, LFSR a MISR sú kompatibilné s scan DFT a drvivá populárnejší než ktorákoľvek iná bist moduly budeme sústrediť na techniky založené na LFSR, MISR a skenovanie registrov.Most bist teniques zahŕňajú základné obchodu medzi testovanie mimo čas a test hardware réžii.V [Argrawal 1993], bist techniky sú rozdelené do dvoch kategórií: test-per-hodiny a test-per-scan.Test-per-hodinové bist platí test vektormi a zachytáva test reakcie onces každej hodiny cyklu.Test-per-scan bist používať scan reťazí na dodávku skúšobnej testovacej vektormi a odozvy, teda kompletný cyklus má rovnakú dobu ako úplný scan cyklu.V nasledujúcich pododdieloch budeme diskutovať o sekvenčný bist techniky a kombinácie v kategóriách test-per-hodiny a test-per-scan.
Kombinační Test-Per-Hodiny bist
Základná štruktúra
Obrázok 7.12 ukazuje základné štruktúry test-per-hodinové bist.Pre každý test hodiny, LFSR generuje testovacej vektor a SA (MISR) komprimuje odpovede vektora.Takáto štruktúra je najviac univerzálnej.Podľa toho, máme na mysli, že môže byť použitý pre úplný test, pseudoexhaustive test, pseudonáhodný skúšanie a testovanie pseudonáhodných hmotnosti.Za posledný, štruktúra LFSR je potrebné nahradiť hardvérové štruktúry sa uvádza v oddiele 7.3.5.Pre tento prístup, dĺžka trvania LFSR a MISR musí byť rovnaký ako počet vstupov a výstupov z zastrihnutá.Preto sa nadzemné hardware možno execessive.Technikami použitie také základné prístupy zahŕňajú centralizovanými a oddeleným board-úrovni (CSBL) bist v [Benowitz 1975] a postavený-v hodnotení a self-test (BEST) v [Resnick 1983].Architektúre oboch metód sú uvedené na
obrázku 7.26 a
obrázok 7.27 resp.Všimnite si, že obaja CSBL bist BEST a sú navrhnuté pre kombinačné a sekvenčné obvody.
Obrázok 7.26 CSBL bist architektúry
Obrázok 7.27 BEST bist architektúry
CBIST
Súbežný bist (CBIST) podľa
obrázku 7.28, je ďalším príkladom toho, test-per-hodinové prístup [Saluja 1988].Za súbežný časť, komparátor sledovať normálnu prevádzku dát.Ak je rovnaká ako vzor v LFSR, skúšobné hodiny je začiarknuté.Ohlas je privádza k MISR pre kompresiu a LFSR zálohy jeden čas cyklu.Ak nie je žiadny zápas za dlhú dobu, je LFSR generovať skúšobné hodiny odškrtl raz automaticky zálohu jeden skúšobný cyklus.Zároveň systém hodiny držať za jeden cyklus.
Obrázok 7.28 CBIST architektúra
LFSR SR
Obrázok 7.29 ukazuje architektúra, ktorá využíva LFSR a prehľadávanie databázy Registry.Zakaždým, keď sa LFSR presúva z jedného bitu na scan register, skúšobný obrazec, a to test reakcie je skomprimovaný.S takú štruktúru, sme schopní minimalizovať hardware réžia pri teste vzorka generátora.Reakcie kompresora zostávajú rovnaké.Kombináciou skenovanie zaregistrovať LFSR, vzorce sú generované mať rovnaké nehnuteľnosť ako LFSR používa.Skúška sa stratégiami, ktoré môžu byť nasadené pomocou takejto štruktúry obsahujú pseudoexhaustive (pozri
obrázok 7.14) a pseudonáhodný.Centralizovaný a vstavané bist (CEBS), je príkladom tohto prístupu.
Obrázok 7.29 LFSR SR štruktúru pre test-per-hodinové prístup.
Zabudované-in Logika Blok Pozorovania
Postavený-v logických bloku pozorovania je dobre vedieť, pipelined prístupu k architektúre.Obvode diagramu a Bilbo modulu a architektúry pomocou BILBOs sú zobrazené na
obrázku 7.30.V Bilbo má dva riadiace signály (B1 a B2) konfigurácia Bilbo jeden blok do posuvný register, reset, MISR a paralelný zaťaženie (normálne).V bist architektúry pomocou Bilbo je znázornený na obrázku vpravo od 7.30.Za skúšku C1, BILBO1 a BILBO2 sú zostavené tak, ako MISR.Ak sa pozrieme na BILBO1, C1 a BILBO2 len, že sú rovnakej konfigurácie, ako je uvedené na obrázku 7.12.Počiatočný stav k BILBOs možno vynulova pomocou príkazu (01).Podpis v BILBO2 možno presunula mimo nastavením všetkých BILBOs do posuvný register režim (00) príkaz.S takým Bilbo štruktúru, viac modulov je možné skúšať súčasne vďaka dôkladnému plánovanie testu zdrojov.[Koenemann 1979]
Obrázok 7.30 Bilbo obvode diagramu a architektúra
Test-Per-Scan bist
Základná štruktúra
Test-per-scan prístup sa zameriava na zníženie režijných hardvéru čo najviac.Miesto použitia LFSR a MISR za každý vstupno / výstupné piny,
je tento prístup kombinovať LFSR / MISR s posuvný register, aby minimalizoval hardvérové réžii.Obrázok 7.31 ukazuje základné obvodové konštrukcie test-per-scan bist.V bist režime LFSR generuje testovacie vektory a preorientoval na vstupy z zastrihnutá pomocou databázy Registry scan.Zároveň platí, že reakcie sú skenované a komprimované v LFSR.Vzhľadom na použitie reťazca scan na dodávku testovacích modelov a odpovede, test rýchlosti je oveľa pomalšie ako v predchádzajúcom prístupom.Hodiny požadované pre skúšobný cyklus, je najvyššia zo scan fázach vstupné a výstupné scan registrov.Tiež patrí do tejto kategórie patria CEBS, LOCST a pahýl.Budeme diskutovať o týchto podrobne.
Obrázok 7.31 Základné test-per-scan štruktúra
Centralizovaný a vstavané bist architektúry s Boundary Scan (CEBS)
Centralizovaný a vstavané bist architektúry s Boundary Scan l bist (CEBS) rozširuje základná štruktúra na
obrázku 7.31, aby zahŕňal vnútorné scan reťazca pri testovaní cestu.Diagram obvode je uvedený na
obrázku 7.31.Skúšobný postup je rovnaký ako základné.Avšak skúšobnej dobe môže byť veľmi dlhá, vzhľadom na zahrnutie vnútorného scan reťazcov.Takýto návrh je tiež kompatibilná s scan DFT designu.Dodatočné náklady navyše k scan DFT je minimum.Preto je obzvlášť dôležité pre obvody s plnou scan DFT. [Komanytsky 1982]
Obrázok 7.32 CEBS architektúra
Vlastné-Testovanie Použitie MISR a paralelný SRSG (pahýl)
Architektúra samohybným-testovanie pomocou MISR a paralelný SRSG (pahýl) [Bardell 1987], je znázornený na obrázku 7.33.Namiesto používania len jeden scan reťazca, ktoré používa viac scan reťazcov, aby sa minimalizovalo skúšobnej dobe.Vzhľadom k tomu, že scan reťazcoch môžu mať rôzne dĺžky, je LFSR beží pre N cyklov (dĺžka najdlhšieho reťazca scan) na zaťaženie všetkých reťazcov.Pre takéto konštrukcie, vnútorné typu LFSR je uprednostňovaná.Ak sa vonkajšie typ sa používa, je rozdiel medzi dvoma LFSR výstup bitov je iba časovým posunom.Preto sa vzťah medzi dvoma scan reťazcov môže byť veľmi vysoká.
Obrázok 7.33 pahýl Architektúra
Sekvenčné bist
V bist techniky uvedené vyššie buď zameraním na kombinační obvody, alebo používa scan reťazí transformovať sekvenčného obvodu na kombinačný v testovacom režime.Vzorce používané je nezávislý test reakcie.Tu by sme radi diskutovali o technikách, ktoré sa týkajú následnosť z okruhu v testovacom režime.Skúška modelov uplatňuje nielen funkcie skúšobný obrazec generátora.Taktiež je určený pre test reakcií.Vzhľadom k tomu, že odpovede sú rozosielané späť ako skúška modelov je tiež nazýva kruhovitého bist.
Analýza cyklickej Test systému (CATS)
Cyklické analýzy test systému (CATS) je typickým kruhovým bist.Architektúra CATS, je uvedené na obrázku 7.34.V testovacom režime, výstupy sú kŕmené späť na vstupy priam
dpovede sú používané ako testovací vektor nezmenené.Ak existujú viac ako vstupy, výstupy, jeden výstup môžu riadiť viac vstupov.Ak existujú viac ako vstupy, výstupy, môžeme použiť XOR brány urobiť priestor kompresie, ako je uvedené na obrázku 7.24.Hardwarovou réžia je veľmi nízka.Avšak, vina je pokrytie okruhu závislé.V recyling skúšobného odpovedí by mohlo vytvoriť zavinenia maskovacie efekty.Všimnite si, že chyba maskování tu sa líši od aliasing diskutovalo skôr.Tu je nesprávna a vina-zdarma obvody majú rôzne testovacie vzory.[Burkness 1987]Obrázok 7.34 Cyklické analýzy test architektúry systému
Náhodný Test Data (RTD)
Náhodný test data (RTD) transformuje interné flip-flops do MISR.Štruktúry obvodu, je uvedené na obrázku 7.35.V normálnom režime, MISR je prevádzkovaný ako zámky.V testovacom režime, pracuje ako MISR.Oba vnútorné reakcie sú komprimované a do internej test vektormi sú generované z MISR.VTR je schopný urobiť jeden test za čas cyklu.Ako je v porovnaní s CATS, hardvérovú réžia je oveľa vyššia.Avšak vzhľadom k rozsiahlemu využívaniu MISR, test reakcie sú zakódované, ako bude použitá ako testovacie vzory.Z toho dôvodu má vlastné maskovací pravdepodobnosťou môže byť znížená.
Obrázok 7,35 Náhodný test data architektúra
Simultánne Vlastné Test (SST)
Miesto používania MISR pre vnútornej pamäte prístroja, simultánne vlastný test (SST) využíva jednoduchšej konštrukcie.Obvodu štruktúra SST v bist režim je zobrazený na obrázku 7.36.V testovacom režime, vnútorné zámky dostávať XOR o výsledku z bežnej námety cestu a obsah predchádzajúcich závora.Z toho vyplýva, že obsah jej zámky sú zakódované už v predchádzajúcich etapách.V normálnom prevádzkovom režime, XOR vrata sú zakázané.[Dasgupta 1982].
Obrázok 3.36 Simultánne vlastné test architektúra
Bist pre štruktúrovaného obvody
Štruktúrovaný návrh techniky, sú kľúčom k vysokej integrácie VLSI obvodov.Štruktúrovaný okruhy zahŕňajú iba pre čítanie pamäte (ROM), pamäte s priamym prístupom (RAM), programovateľné logické polia (PLA) a mnoho ďalších.V tejto sekcii by sme chceli zamerať na Plas, pretože sú úzko spojené s logické obvody.Aj keď spomienky sú zvyčajne kategorizované ako rôzne kategórie.Vzhľadom na pravidelnosť štruktúry a jednoduchosť konštrukcie, Plas sa bežne používajú v digitálnych systémoch.Plas je účinný a efektívny pre realizáciu ľubovoľných logických funkcií, kombinačné a sekvenčné.Preto v tejto časti by sme chceli prerokovať bist u Plas.
A CHKO je koncepčne dvojmiestne úrovni A-alebo štruktúru realizácie Booleovské funkcie.Obrázok 7.37 ukazuje celkovú štruktúru a PLA.A CHKO obvykle skladá z troch častí, vstupy dekodéry, A na rovinu, alebo na rovine, a na výstupe bufferu.Vstupné dekodéry sú obvykle vykonávané ako jediné-bit dekodérov, ktoré vytvárajú priame a dopĺňať formou vstupy.A na rovinu sa používa k výrobe všetkých výrobkov podmienok.V rovine alebo súčet požadovaných výrobkov ide na formu výstupné bity.Vo fyzickej prevedenie, ktoré sú implementované ako NAND-NAND a NOR-NOR štruktúry.
Obrázok 7.37 A všeobecná štruktúra a PLA.
Ako už bolo spomenuté v sekcii chyba modelu, Plas má tieto chyby, prilepené-na závady, preklenovacia poruchy a závady crosspoint.Test generácie pre Plas je oveľa ťažšie, než tomu bolo u konvenčné logiky.To je preto, že majú Plas slošitějłí chyba modelov.Ďalej typické PLA môže mať až 50 vstupov, 67 vstupov, 190 a produkt hľadiska [Liu a Saluja 198xxx].Funkčné testovanie týchto Plas môže byť náročná úloha.Plas často obsahovať neúmyselné a neidentifikovateľné prepúšťanie, ktoré by mohli spôsobiť porucha maskování.Ďalšie viac, Plas často sú zabudované v logike, ktorá komplikuje aplikáciu testu a reakcie na pozorovanie.
Therefore, many people proposed the use of BIST to handle the test of PLAs. So far, most PLAs in advanced microprocessors have BIST. Here, we would like to discuss some of them.
Yajima's PLA BIST
Yajima's scheme for the BIST of PLA is shown in Figure 7.38 [Yajima and Aramaki 1981]. Yahima s scheme has the following extra hardware for the BIST of PLAs. (1) A modified Augmented Decoder (AD) which activate one bit-line in the AND plane at a time. (2) A Product Term Shift Register (PSR) shifts 1 in it to activate one product line to test OR plane. (3) Four extra product lines in AND plane for the parity of the AND plane and the control of the test procedure. (4) An AND Parity Circuit checks the parity of the product terms when one bit-line in the AND plane is activated at a time. (5) Two extra line in OR plane for the parity and control of the OR plane testing. (6) An OR Parity Circuit checks the parity of the sum terms when product terms are activated one at a time by PSR. (7) A Feedback Value Generator generates necessary control signals to control the test procedure. The use of FVG is based on the concept of autonomous testing.
In Yajima s approach, the added hardware allows the PLA to activate one input bit-line at a time in the AND plane by AD in testing the AND plane. The result is verified by the AND Parity circuit. In testing the OR plane, one product term in activated at a time by PSR and the results are verified by the OR Parity Circuit. The correct parity is accomplished by the two extra lines, one in each plane. The autonomous control is achieved by the other extra lines. Yajima s approach is able to detect all stuck-at faults in AND/OR planes, extra lines, AND/OR parity circuits, AD, and PSR. It can also detect all crosspoint faults in AND/OR planes, original lines and extra lines. The limitation is that multiple faults coverage is not guaranteed and the EXOR trees in the parity circuits influence the testing speed.
Figure 7.38 Yajima's PLA BIST.
Daehn s PLA BIST
Daehn and Mucha proposed the BIST of PLA based on the use of BILBO [Daehn and Mcha 1981]. BILBOs are used for test pattern generation and and response analysis. Figure 7.39 shows the architecture of Daehn s approach. Here, BILBOs are inserted in between the interface of input decoder, AND plane, OR plane, and output buffers. When testing the AND plane, BILBO1 works as the test pattern generator and BILBO2 as the response analyzer. Instead of functioning as a pseudorandom pattern generator, BILBO1 shifts a 1 in the input bit lines to activate one bit line at a time (similar to Yajima s AD). While, BILBO2 is functioning as a MISR. For the OR plane testing, the situation is the same. This is a very simple approach as compare to the previous one. It achieves 100% coverage on single stuck-at faults and crosspoint faults. The most significant disadvantage is the area overhead of the BILBOs.
Figure 7.39 Daehn s PLA BIST
Liu s PLA BIST
Liu et.
al.
proposed the design which requires a rearrangement of the AND/OR plane on the basis of the number of crosspoints on the lines in the PLA [Liu 1987]. Figure 7.40 shows the architecture of Liu s scheme. Different from the above methods, only one bit line and one output line are activated in the testing of AND/OR plane. The extra line Z1 with all the connection to the AND plane product lines is responsible for detecting the cross point at the intersection of the bit line (activated by TPG1) and the product line (activated by TG2). If there is a crosspoint, then, Z1 will produces an one. The crosspoint counter (C1) will be increased by one. At the end of the testing, the count in C1 indicates the number of crosspoints in product lines and/or in the plane. Simiarly, the same procedure is done for the OR plane. Such a technique is able to detect all stuck-at faults and crosspoint faults.
Figure 7.40 Liu s PLA BIT.
BIST Applications
Manufactures are increasingly employing BIST in real products. Here, we offer several examples of such applications to illustrate the use of BIST in semiconductor, communications, and computer industrial.
Exhaustive Test in the Intel 80386 [Gelsinger 1987]
Intel 80386 has BIST logic for the exhaustive test of three control PLAs and three control ROM. For PLAs, the exhaustive patterns are generated by LFSRs embedded in the input registers. For ROMs, the patterns are generated by the microprogram counter which is part of the normal logic. The largest PLA has 19 input bits. Hence, the test length is 512K clock cycles. The test responses are compressed by MISRs at the outputs. The contents of MISRs are continuously shifted out to an LFSR. At the end of testing, the contents of LFSRs are compared.
Circular BIST in AT&T ASICs [Stroud 1988]
AT&T has employed a partial sequential approach using circuit BIST in seven ASICs. The goal was complete self-test except for I/O buffers and portions of the multiplexer logic on the inputs. AT&T s approach uses a module similar to BILBO. In addition, BIST is provided for the embedded RAMs. There are four ASICs has embedded RAM. The logic overhead is about 20% and the area overhead is 13%. The average fault coverage is 92%. The large overhead is due to the small size of the chip. AT&T has automated BIST design tools for standard cell design.
Pseudorandom Test in the IBM RISC/6000 [Ratiu and Bakoglu 1990] [Yen et.
al.
1995]
The RISC/6000 has extensive BIST structure to cover the entire system. In accord with their tradition, RISC/6000 has full serial scan. Hence, the BIST it uses is the pseudorandom testing in the form of STUMPS. For embedded RAMs, it performs self-test and delay testing. For the BIST, it has a on chip processor (COP) on each chip. In COP, there are an LFSR for pattern generation, a MISR for response compression, and a counter for address counting in RAM bist. The COP count for less than 3% of the chip area.
Instruction Cache BIST in Alpha AXP 21164 [Bhavsar and Edmondson 1994]
Alpha AXP 21164 is a super scalar implementation of Digital s Alpha AXP architecture. It has an 8 Kbyte direct mapped cache array. The cache is organized into several columns of by-1 RAM arrays stacked side by side to support a data channel each. Figure 7.41 shows the BiST/BiSr structure of the cache. It covers all three RAM arrays associated with the cache, namely, data, tag, and branch history table. The data paths here contains Fill Scan Path, Read Scan Path, Address Generator, Background Generator, and the Failing Row CAM. Before packaging, the BIST do a BIST first. The failing rows are stored in the
Figuer 7.41 Instruction Cache BiST/BiSR of AXP 21164
Failing ROW CAM. If the third row fails, the unrepariable cache flag is raised to abort the testing. The next step is the laser repair of the rows in the Failing ROW CAM. After repair, BIST runs again to verify.
Embedded Cache Memories BIST of MC68060 [Crouch et al. 1994]
MC68060 has two test approach for embedded memories. First it has adhoc direct memory access for manufacturing testing because it has the only memory approach that meets all the design goals. The adhoc direct memory acess uses additional logic to make address, data in, data out, and control line for each memory accessible through package pins. An additional set of control signals selects which memory is activated. The approach make each memory visible through the chip pins as though it is a stand-alone memory array. For the burn-in test, it builds the BIST hardware around the adhoc test logic. The two-scheme approach is used because it meets the burn-in requirements with little additional logic.
ALU Based Programmable MISR of MC68HC11 [Broseghini and Lenhert1993]
Broseghini and Lenhert implemented an ALU-Based self-test system on a MC68HC11 Family microcontroller. A fully programmable pseudorandom pattern generator and MISR are used to reduce test length and aliasing probabilities. They added microcodes to configure ALU into a LFSR or MISR. It transforms the adder into a LFSR by forcing the carry input to 0. With such a feature, the hardware overhead is minimized. The overhead is only 25% as compare to the implementation by dedicated hardware.