Ram problém, pomôže mi !!!!!!!!!

[angjohn]

môže mi niekto pomoct preložiť LPM_RAM_DQ nasledujúci modul, ktorý je vo VHDL do VerilogKód:

- LPM_RAM_DQ

Knižnica IEEE;

použitie IEEE.std_logic_1164.all;

použitie IEEE.std_logic_arith.all;jednotka LPM_RAM_DQ je

Obecný (

Poznámka: Poznámka: = "RAM s Oddelené vstupné a výstupné porty";

LPM_WIDTH: integer: = 16;

LPM_TYPE: string: = "LPM_RAM_DQ";

LPM_WIDTHAD: integer: = 9;

LPM_NUMWORDS: string: = "NEPOUŽITÝCH";

LPM_FILE: string: = "NEPOUŽITÝCH";

LPM_INDATA: string: = "zaregistrovaných";

LPM_ADDRESS_CONTROL: string: = "zaregistrovaných";

LPM_OUTDATA: string: = "nezapísaným";

LPM_HINT: string: = "NEPOUŽITÝCH"

);

port (

DATA: in STD_LOGIC_VECTOR (LPM_WIDTH-1 downto 0);

ADRESA: v STD_LOGIC_VECTOR (LPM_WIDTHAD-1 downto 0);

WE: v STD_LOGIC, -: ='1 ';

INCLOCK: v STD_LOGIC, -: ='0 ';

Otázka: v STD_LOGIC_VECTOR (LPM_WIDTH-1 downto 0)

);

Typ ENUM_LPM_INDATA je (ZAPÍSANÉHO, neregistrovaný);

Typ ENUM_LPM_ADDRESS_CONTROL je (ZAPÍSANÉHO, neregistrovaný);

Typ ENUM_LPM_OUTDATA je (ZAPÍSANÉHO, neregistrovaný);

koniec LPM_RAM_DQ;architektúra LPM_RAM_DQ_arch z LPM_RAM_DQ je

začať

- Zadajte simultánneho vyhlásenie tu

koniec LPM_RAM_DQ_arch;- LPM_RAM_DQ: Preddefinované modul skončil tu
- DataRam

Knižnica IEEE;

použitie IEEE.std_logic_1164.all;

použitie IEEE.std_logic_arith.all;jednotka DataRam je

port (

údaje: v STD_LOGIC_VECTOR (15 downto 0);

adresa: pri STD_LOGIC_VECTOR (8 downto 0);

CLK: in STD_LOGIC;

písať: v STD_LOGIC;

Otázka: v STD_LOGIC_VECTOR (15 downto 0)

);

koniec DataRam;architektúra DataRam_arch z DataRam jesignál vysoké, nízke, lpm_write, nclk: STD_LOGIC;komponenty LPM_RAM_DQ

Obecný (

LPM_WIDTH: integer: = 16;

LPM_TYPE: string: = "LPM_RAM_DQ";

LPM_WIDTHAD: integer: = 9;

LPM_NUMWORDS: string: = "NEPOUŽITÝCH";

LPM_FILE: string: = "NEPOUŽITÝCH";

LPM_INDATA: string: = "zaregistrovaných";

LPM_ADDRESS_CONTROL: string: = "zaregistrovaných";

LPM_OUTDATA: string: = "nezapísaným";

LPM_HINT: string: = "NEPOUŽITÝCH"

);

port (

DATA: in STD_LOGIC_VECTOR (LPM_WIDTH-1 downto 0);

ADRESA: v STD_LOGIC_VECTOR (LPM_WIDTHAD-1 downto 0);

WE: v STD_LOGIC, -: ='1 ';

INCLOCK: v STD_LOGIC, -: ='0 ';

Otázka: v STD_LOGIC_VECTOR (LPM_WIDTH-1 downto 0)

);

koniec komponent;začať

vysoká <='1 '; nízka <='0';

lpm_write <= písať a CLK;

nclk <= nie CLK;

U_LPM_RAM_DQ: LPM_RAM_DQ prístavu mapa (údaje, adresa, písať, CLK, Q);
koniec DataRam_arch;

 

[arunragavan]

udělal u či VHDL kódu synthesizable!

existujú shell úrovni prevodníky
tj VHDL do Verilog meniče ..synthesizable ty ..JES check pôvodné kódy ..a já se pokúsi získať url pre prevodník.

sa týka,

 

[eda_wiz]

TRY XHDL k prekladu

http://www.x-tekcorp.com/xhdl3.htm

 

[angjohn]

Už použiť XHDL previesť kód do Verilog ale stále kód má chyba pri syntéze, akékoľvek ďalšie návrhy??

 

[eda_wiz]

Ya ..prevýšenia vás priamo zlučujú XHDL výstup ..
Ale pokiaľ viem u Verilog .. u môžete upraviť kód bez veľkej snahy získať synthesisable kód ...

 

[spauls]

DC netlist brať ako Verilog netlist

 

[r_e_m_y]

Nazdar,

V LPM_RAM_DQ je iba macrofunction na jednom portu embedeed ram.
Pokiaľ váš cieľ je druhej, len vyhlásiť, vašich komponentov a máp v Verilog.
Pokiaľ váš cieľ je iné zložky,
môžete kód v Verilog podobný blok ram:
Pozrite sa na to prichádza od Xilinx Šablóny:
Citácia:Modul spblockram_v (CLK, my, a, di, do);vstup CLK;

Vstupné my;

Vstupné [4:0] a;

Vstupné [3:0] di;

výstupná [3:0] robiť;reg [3:0] ram [31:0];

reg [4:0] READ_BINARY;Vždy @ (posedge CLK) začína

if (my)

ram [a] <= di;

READ_BINARY <= a;

koniecpriradiť do ram = [READ_BINARY];endmodule

 

[angjohn]

Ja som sa zamerať na RAM na druhej FPGA.Viem o mapovanie je, musel som písať tento Verilog nasledujúci kód a práceKód:

modul RAM (

adresa,

my,

hodiny,

údajov,

q);Vstupné [7:0], adresa;

Vstupné my;

Vstupné hodín;

Vstupné [7:0] data;

výstupná [7:0] q;vodič [7:0] sub_wire0;

vodič [7:0] q = sub_wire0 [7:0];lpm_ram_dq lpm_ram_dq_component (

. Adresu (adresy),

. Inclock (hodiny),

. Údaje (dáta),

. Sme (my),

. Q (sub_wire0));

defparam

lpm_ram_dq_component.intended_device_family = "FLEX10K"

lpm_ram_dq_component.lpm_width = 8,

lpm_ram_dq_component.lpm_widthad = 8,

lpm_ram_dq_component.lpm_indata = "ZAPÍSANÉHO"

lpm_ram_dq_component.lpm_address_control = "ZAPÍSANÉHO"

lpm_ram_dq_component.lpm_outdata = "Neregistrovaný"

lpm_ram_dq_component.use_eab = "ON",

lpm_ram_dq_component.lpm_hint = "MAXIMUM_DEPTH = 256",

lpm_ram_dq_component.lpm_type = "LPM_RAM_DQ"

lpm_ram_dq_component.lpm_file = "nabilcpu.mif";endmodule

 

[angjohn]

Ako môžem použiť knižnicu parametre modulov (LPM) funkcie (napr. LPM_RAM_DQ) v FPGA Synopsys Express,
potřebuju vedieť, ako to vykonať v Verilog-HDL.FPGA expresné ťažkosti syntéza syntax "defparam", takže nemôžem použiť Verilog kódu vytvárajú Megawizard Zapojte manažér do druhej.tak prosím, pomôžte mi s týmto!