Rýchle CoreGen otázka ..

[suddy72]

Ahoj všetci, len rýchly dotaz. Vytvoril som FIFO pomocou CoreGen a v tejto časti sú rôzne hodiny pre čítanie a zápis, chcel by som písať hodiny hodiny na ~ 75MHz, keď sa pozriete do súboru VHDL, ktorý je produkovaný, sa píše v "Konfigurácia špecifikácie" že wr_clk = 100. Musím túto hodnotu zmeniť, dont myslím, že to ale napadlo, čo si myslíte? Stuart

 

[arnarendra]

Hovoríte o Xilinx Coregen? Ak nie, môžete ju ignorovať odpoveď. Nie som si istý, či frekvencia môže byť uvedené všade. Keď som to, som sa stanoví, ako často. Nemusíte sa obťažovať zmeniť hodnotu, ak to má prísť.

 

[pmsarkar]

Ak máte vytvárať vaše FIFO pomocou Xilinx jadro gén len môžete definovať vstupné / výstupné dáta šírku, aby signály, a hĺbku. takže nezáleží na tom, čo ste si vybrali frekvenciu vo svojom návrhu a hĺbka sa bude starať o vaše písanie a čítanie frekvencie. - Pyare