L
LF_LF
Guest
Navrhol som modul VHDL pri získavaní signálu z GPIO na DE2 palube (sériový vstup). Tento kód je nižšie. Snažil som sa uložiť posuvného registra hodnotu (v prípade 16 bitov vstupného signálu sa presúva do) do poľa, aby sa oddelila a urobiť z neho paralelný výstup (1 bit na výstupný pin pre prenos do DSP). Napriek tomu som nedokázal zmeniť dátový typ. Dokonca aj použitie conv_interger. Knižnica IEEE; použitie IEEE.std_logic_1164.all, použitie IEEE.std_logic_signed.all, osoba new1 je port (C, Si, práce: v std_logic, takže: z std_logic), koniec new1, architektúra architektúry z new1 je signál tmp: std_logic_vector ( 15 downto 0), typ dataout je pole (0 až 15) bitu, signál ST: integer od 0 do 15, začať proces (C) začať if (C'event a C = 1), potom, ak rising_edge (obsadené) potom st