Problem s importom do Verilog Cadence, ako to len vytvára symbol a funkcie

[letan]

Ahoj všetci! Aj import Verilog používať Cadence, ale len vytvoriť symbol a funtional. Neviem, prečo? A musím knihu abour Verilog logické syntéze. Môže mi niekto pomoct? Vďaka

 

[kishore2k4]

Ak ste oboznámení s alrady Verilog potom sa pozrite na "syntéza HDL Verilog - Praktické Primer", jeden z jeho dobrých kníh, ktoré som čítal doteraz.

 

[ngocthao]

Ahoj Lietanie! Tie by mali viesť v Verilog na Cadence. Ak chcete mať schému potom si Verilog netlist bunka je štrukturálna, nie behavial buniek a .... Čítala som, lebo neviem, správne ......