problémy v zmiešanej koncepcie signálu

[arzen]

nazdar,
keď aj do zmiešaných signálov simulácie v kadenciu, niektoré problémy vyskytli.
i sú zhromaždené niektoré digitálne. súborov v Verilog-XL 05.40.003-s, a to absolvoval bez chyby.
Avšak, keď som sa postaviť blok sa správanie za účelom použitia v config a s rovnakým Verilog kódu, parser HDL dať nejaké chyby na tieto kódy ako "drôt podpísal", "20'sh00004" a "vždycky (*)" ,

tak môže mi niekto povedať, čo mám robiť?
vďaka

 

[Sunking]

Výsledok asi hdl parser pre ahdl (alebo Verilog-).
skontrolovať otvorené knihy, to vám podrobne o zmiešané signálu simulácie.

 

[arzen]

hi Sunking,
myslíš candence použiť Verilog-HDL parser zostavovať digitálne Verilog kódu?
ale niektoré z mojich ďalších Verilog súbory, ktoré prešli zostavovanie a symboly boli tiež získané a teraz sa zdá, len niektoré problémy syntaktickej chybe.
Zdá sa hdl parser používa inú verziu Verilog kompilátor a nie je rovnaký ako ten, aj použitie v termináli Verilog kompilácii.