Problémy s usporiadanie SOC s PLL

[nanrma]

Máme SOC ... má PLL, vysielač, prijímač a niektoré digitálne bloky. Umiestnenie je uvedená v priloženom dokumente. PLL (pracuje ako syntezátor frekvencia) dáva hodiny T1-4, ktoré sú bloky vysielača a R1-4, ktoré sú bloky prijímačov. Na prijímači konci sa dostávame k problému-bitové chyby sa blíži b / w R1, R2, R3, R4 teda určité oneskorenie sa deje, a čo hluku THT n vibrácie sa deje po fab.Wat môže byť možné riešenia tohto problému .... Je pridanie bufferov medzi cestami riešenie? Alebo môže niekto navrhnúť možné riešenia z hľadiska rozloženia ....