A
aaronhor
Guest
Ahoj,
mám problém narazili na vypracovanie môj projekt.
Ak chcete začať,
mám 3 VHDL blokov v mojom projektu, totiž DPWM, PID_compensator a ADC.Mám úspešne pripojený DPWM a PID_compensator dohromady a zostaviť prepracované je bez chyby.Takže predpokladám, že oba bloky sú v poriadku a pripravený na simuláciu.Problém nastať v ADC bloku.Myslím, že problém vzniknúť, pretože som použiť pri opise VHDL je skôr ako Verilog-AMS alebo VHDL-AMS.Nasledujúce chybové hlásenie:
ncelab: * E, CFMPTC (.. / hc / zzz_adc / schematickom / verilog.vams, 17 | 51): VHDL prístavu ADC_DELAY_CELL_3.OUTPUT (../hc/adc_delay_cell_3/entity/vhdl.vhd: line 10, miesto 16) typu nie je kompatibilný s Verilog.
o correspong VHDL port:
Port (VDD: v reálnom rozmedzí 0,0 - 5,0;
vstup: v STD_LOGIC;
reset: in STD_LOGIC;
Výstup: z STD_LOGIC);
chybová správa poukazuje na to, že výstupný port je nezlučiteľné s Verilog.Zaujímalo by ma, ale je to kvôli vstupu portu VDD?Má reálne typ podporovaných v tomto prípade?
na pripojenie modulu I použitie je skopírovaný z použitej v quick start tutorial.Len som kopírovať celú pripojenie modulu cez lib a používať ho.Pripojiť pravidlo použiť je ConnRule_25V_mid.
Díky moc
mám problém narazili na vypracovanie môj projekt.
Ak chcete začať,
mám 3 VHDL blokov v mojom projektu, totiž DPWM, PID_compensator a ADC.Mám úspešne pripojený DPWM a PID_compensator dohromady a zostaviť prepracované je bez chyby.Takže predpokladám, že oba bloky sú v poriadku a pripravený na simuláciu.Problém nastať v ADC bloku.Myslím, že problém vzniknúť, pretože som použiť pri opise VHDL je skôr ako Verilog-AMS alebo VHDL-AMS.Nasledujúce chybové hlásenie:
ncelab: * E, CFMPTC (.. / hc / zzz_adc / schematickom / verilog.vams, 17 | 51): VHDL prístavu ADC_DELAY_CELL_3.OUTPUT (../hc/adc_delay_cell_3/entity/vhdl.vhd: line 10, miesto 16) typu nie je kompatibilný s Verilog.
o correspong VHDL port:
Port (VDD: v reálnom rozmedzí 0,0 - 5,0;
vstup: v STD_LOGIC;
reset: in STD_LOGIC;
Výstup: z STD_LOGIC);
chybová správa poukazuje na to, že výstupný port je nezlučiteľné s Verilog.Zaujímalo by ma, ale je to kvôli vstupu portu VDD?Má reálne typ podporovaných v tomto prípade?
na pripojenie modulu I použitie je skopírovaný z použitej v quick start tutorial.Len som kopírovať celú pripojenie modulu cez lib a používať ho.Pripojiť pravidlo použiť je ConnRule_25V_mid.
Díky moc