problémom a zároveň kumuluje VHDL kóde v Xilinx

[sravanti]

hii

skutočne sme napísali kód pre fáze detektor v vhdl.we sa úspešne simulujúce it.but problém je, že nebudeme schopní syntetizovať je .. sme pracujúce v Xilinx ISE-9.2 .. životného prostredia sa snažíme uplatňovať rovnaký kód na spartan 3e založené FPGA kit ..

Tento kód sme napísali pre JK flip flop ..

Knižnica IEEE;
použitie IEEE.STD_LOGIC_1164.ALL;
použitie IEEE.STD_LOGIC_ARITH.ALL;
použitie IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Odkomentujte nasledujúce knižnice vyhlásenie, ak instantiating
---- Žiadne Xilinx primitivy v tomto kóde.
- Knižnica UNISIM;
- Použitie UNISIM.VComponents.all;

jednotka jkff je
Port (j: v STD_LOGIC;
K: V STD_LOGIC;
q: z STD_LOGIC);
koniec jkff;

Behaviorálne architektúra z jkff je

začať
procesu (j, k)
začať

if (j'event a j ='1 '), potom q <='1';
elsif (k'event a k ='1 '), potom q <='0';
iný q <='0 ';
end if;

konci procesu;

Behaviorálne konca;

vačky, ako sme sa nahradiť 'udalosť získať kód syntetizovaná?

 

[FVM]

Snažíte sa syntetizovať jeden Flip-Flop s dvoma okraja citlivé vstupy.To nie je možné, nespôsobí žiadne FPGA má príslušný hardvér.Nájdete tu nejaké riešenie v odbornej literatúre, využívajúce kombinácie dvoch hrán citlivých FF a lepidlá logiky.
represent a JK Flip-Flop.

Okrem tohto základného problému, ste behaviorální opis nepredstavuje
JK Flip-Flop.Mal by mať jeden čas vstupu a ďalšie J / K vstupy inak.Consult text knihy pre upresnenie.

 

[ljxpjpjljx]

Navyše, teraz Xilinx poskytovať tento typ flip-flop, môžete ho využiť!

 

[sravanti]

takže môžeme syntetizovať jeden flip flop citlivá na jeden okraj vyvolaná vstup .......? vlastne náš kód by mal byť citlivé na stúpajúce hrany oboch j ak vstupy ...... čo budeme robiť potom?