A
aaronhor
Guest
Ahoj, som sa stretol problém spracovať svoj projekt. Pre začiatok, som 3 VHDL bloky v mojom projekte, a to DPWM, PID_compensator a ADC. Úspešne som pripojený DPWM a PID_compensator dohromady a zostaviť, spracovať je bez chyby. Takže predpokladám, že oba bloky sú v poriadku a pripravení na simuláciu. Problém vzniká v bloku ADC. Myslím, že problém vzniká, pretože sa používa na opis VHDL, že skôr než Verilog alebo VHDL-AMS-AMS. Nasledujúce chybové hlásenie: ncelab: * E, CFMPTC (.. / HC / zzz_adc / schéma / verilog.vams, 17 | 51): VHDL Port ADC_DELAY_CELL_3.OUTPUT (../hc/adc_delay_cell_3/entity/vhdl.vhd: riadok 10, pozícia 16) typ nie je kompatibilný s Verilog. correspong VHDL port: Port (VDD: v reálnom rozsahu 0,0 až 5,0, vstup: v std_logic, reset: v std_logic, výstup: mimo std_logic), chybové hlásenie zdôrazňuje, že výstupný port nie je kompatibilný s Verilog. Zaujímalo by ma, ale to je spôsobené vstupný port VDD? Má typ skutočné podporuje v tomto prípade? Pripojiť modul používam je skopírovaný z použitej v Quick Start návod. Len som skopírovať celý pripojiť modul cez lib a použiť ju. Pripojiť pravidlo používam je ConnRule_25V_mid. Díky moc