E
elektor
Guest
Dobrý deň, používam Linux v3.4 NCSIM Ako môžem vložiť parameter vo svojom jadre Verilog (príklad: CLKPERIOD = 40 miesto 20) v komplikovanom procese, rovnako ako v jadre VHDL môžem vložiť všeobecné pomocou ako možnosť: ncelab (.. .) - [color = red] všeobecný [/color] CLKPERIOD => 40 .... S pozdravom ELEKTOR