Problém s kódom pre submodul, ktorý generuje hodiny pre ďalšie submodul

[doreen105]

Mám niekoľko submodul vo svojom design.One z nich je pre generovanie hodiny pre ostatné submodules.I definované generované hodiny pre ďalšie submodules.After syntetizovať, som zistil, že dátovej zbernice medzi jednotlivými submodul (ich hodiny sú generované raz submodul, a sú iné) boli pripojené k ground.Why?? Vďaka vopred - Doreen

 

[go4sandesh_vsn]

Myslím, že u potrebné kŕmiť nám niektoré ďalšie podrobnosti

 

[doreen105]

môj kód: (! RST) vodiče [15:0] indata,, reg [15:0] outdata Vždy @ (posedge CLK), ak outdata

 

[go4sandesh_vsn]

Nemám prácu v VHDL n hav nápad lil ABT Verilog .... Myslím, že ur snaží navrhnúť 16 bit registra skúste tento kód ....

 modul PQR (RST, CLK, indata, Q), vstup RST, CLK, vstup [15:0] indata, výstup [15:0] Q, reg [15:0] outdata; Vždy @ (posedge CLK) Ak sa začne outdata = 0 (rst!), inak outdata = indata, koniec priradiť Q = outdata, endmodule

funguje, pokiaľ viem ....( u VHA nie je zahrnutá rst vo vyhlásení vždy ... tak neviem Wat to bude návrh asynchrónny alebo synchrónny reset ... možno synchronizácia reset ... To je Wat Myslím, že )..... Ahoj Verilog PPL ... plz pomôžte ho ....

 

[rameshsuthapalli]

Dobrý deň, bude celý projekt realizovať syncronous reset.i majú skúsenosti s verilog.please mi poslať skript na môj e-mail id.r nahrať nejaké miesto a pošlite mi path.such, že môžem dať u niektorých suggeshion pre zlepšenie. ide, ramesh.s.

 

[matthew_wang]

Dobrý deň, Pri spustení simulácie, je outdata [0] bit vždy nulový?

 

[doreen105]

Ospravedlňujem sa, z nejakého dôvodu nemôžem poštu celého systému kód pre vás. Jedná sa o vzorku súčasťou systému. Modul sa (CLK, indata, outdata, RST), vstup CLK, RST, vstup [15:0] indata, výstup [15:0] outdata, (! RST) Vždy @ (posedge CLK), ak outdata

 

[dig_des]

Môžete skúsiť tento kód? Vždy @ (posedge ČLK) if (! RST) outdata

 

[microe_victor]

Snažte sa mať @ (posedge CLK alebo negedge RST)

 

[vlsi_whiz]

Tento problém môže nastať v prípade, že LSB na zbernici nie je nijako riadený vysoká aj po .. Syntéza môže nástroj dali varovanie o tom, že dáta [0] je vždy '0 'a nikdy neriadil? Pre vyriešenie tohto problému Navrhoval by som vám tristate autobusu, keď ur neriadi dát .. ako v stave reset. To by malo problém vyriešiť. vodiče [15:0] indata, reg [15:0] outdata, (! RST) Vždy @ (posedge CLK), ak outdata

 

[echo47]

Ahoj doreen105, problém môže byť v nejakej inej časti kódu, ktoré ste nám ukázal. Všetci tu hádať, ale možno nikdy nenájdu. Možno, že nám môže ukázať malé kompletný príklad, ktorý demonštruje problém, alebo možno môžete svoje Verilog ZIP súbory a nahrať je tu. EDAboard nedovolí priložený súbor s príponou. V.

 

[funster]

môžete skontrolovať, či je dátová zbernica je niekoľko kúskov nebola použitá. [Quote = doreen105] Mám niekoľko submodul vo svojom design.One z nich je pre generovanie hodiny pre ostatné submodules.I definované generované hodiny pre ďalšie submodules.After syntetizovať, som zistil, že dátovej zbernice medzi jednotlivými submodul (ich hodiny sú generované jeden submodul, a líšia sa) bol pripojený k ground.Why?? Vďaka vopred - Doreen [/quote]

 

[rameshsuthapalli]

Ahoj, myslím, že kontrola je to len logické, že chýba v ur dizajne R inú logiku tiež chýba. Myslím, že niektorí, keď u obmedzený ur prevedení resetu zle iný múdry nástroj neodstráni logiku. Do formálnej verifikácie medzi RTL a netlist sa dal, ak existuje missmatch potom musíme myslieť inak sa k problému s ur obmedzenia. ide, ramesh.s

 

[dig_des]

Alebo kdekoľvek "modul up" inštancie v systéme, je to indata [0] bit je poháňaný "0", alebo to môže byť plávajúce. To by mohlo byť ďalším dôvodom pre outdata [0] je viazaná na hodnotu 0 po syntéze. Skontrolujte, či inštancie modulu "hore".

 

[doreen105]

Zistil som, že problem.Because ďalší modul je FIR filter, a ja používam v pohybe a pridať miesto násobič, indata [0] sa odsťahoval, nikdy. Díky moc za pomoc Najlepší ohľadom Doreen

 

[shiv_emf]

zaujímavé knw tejto prob! ... Ako iz radenie rôznych FRM násobí!