A
agump
Guest
I instantiating RAMB16 z virtex4 v Verilog zdroje a syntéza je v synplify_pro.Moja využívajú Bram so šírkou 1 prístavu.V synplif_pro dať varovania, ktoré ukazujú, že prístav šírka by mala byť 32.Overil som si v unisim.v z synplify a zistil som, že port je vyhlásený ako je táto:
výstupná [31:0] DOA;
výstupná [31:0] DOB;
I tento modifyed vyhlásiť takhle:
výstup [READ_WIDTH_A -1: 0] DOA
Toto upozornenie zmizne.Vyzerá to, že to je problém s synplify_pro.I nemôžu byť istí, je toho dôkazom.Pls dať niektoré komentáre.vďaka.
výstupná [31:0] DOA;
výstupná [31:0] DOB;
I tento modifyed vyhlásiť takhle:
výstup [READ_WIDTH_A -1: 0] DOA
Toto upozornenie zmizne.Vyzerá to, že to je problém s synplify_pro.I nemôžu byť istí, je toho dôkazom.Pls dať niektoré komentáre.vďaka.