Problém asi AHB pána, keď slave nefunguje

P

phoenixfeng

Guest
Pri AHB slave nefunguje s niektorými unkown dôvodu, a odozva je Z, ako sa hlavná AHB robiť? a ako dlho?
 
Majster by mohol byť navrhnutý takým spôsobom, že keď otroka resp len 00/01/10/11 (dobre / chyba), potom prechod na ďalšiu transakciu / komunikácie, a nie podľa toho zz / zz / zz / zz tak to by predvolené prejsť na iný výraz v riadiacou jednotkou a pohonom podľa toho staement, ktorý je zapísaný (Verilog / VHDL) jazyk. ultimatley tak to by bolo počkať cyklu (else), takže by to malo počkať.
 
Ahoj eeeraghu resp 00/01/10/11 sú všetky veci, takže keď je resp zz, kód môže robiť čo? Pri systhesis, bude predvolený vyhlásenie odstrániť
 
Prípad "ZZ" vyskytujúce sa z neznámeho dôvodu sa môže stať iba v prípade simulácie. Pre syntézu nástroj ZZ považovaná za "00". Prípade, že sú uvedené možno považovať za zablokovanie štáte, v ktorom opatrenia je potrebné prijať, aby sa z tohto stavu. Napríklad v predvolenom stave. BTW syntéza nástroj neodoberie východiskového stavu.
 
Ako to, že na synth sa odstráni východiskový stav? Predpokladám, že v prípade magisterských logika ako taká je (resp. == 00) xxx else if (resp. == 01) yyy zzz inde a teraz slave jednotky zz resp je zzz stmt asumed pravdu! deva_eda a dal dobrý explaination vyššie o zz! vďaka
 
Najjednoduchší spôsob je, že Majster AHB mohol úplne ignorovať hresp Chyba od otroka. AHB majster mohol pokračovať na ďalší prechod, kedy sa uplatňuje hready.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top