Prescaler - Čo sa deje?

[Mercury]

Dobrý deň! Napísal som čo najjednoduchšie VHDL Prescaler (Xilinx webpack 5,2, 9500 CPLD): osoba Prescaler je Port (RST: v std_logic, clk_in: v std_logic, clk_out: z std_logic). End Prescaler, architektúra Presco z Prescaler je počet signálov: std_logic_vector (9 downto 0), začína P00: proces (RST, clk_in), ak začne RST = '0 ', potom počet

 

[TurboPC]

Len som si zostaviť návrhu podľa Synplify 7.3.1. Som pridal nasledujúce riadky, pretože sdt_logic a "+" operátor potrebné definície. Knižnica IEEE; použitie ieee.std_logic_1164.all, použitie IEEE.std_logic_unsigned.all, v RTL pohľadu, všetko vyzerá v poriadku. TurboPC

 

[TurboPC]

Ospravedlňujeme sa! To nemusí mať odpoveď na svoju otázku. Len som si uvedomil ste chceli odpoveď s Xilinx webpack 5.2. Nemám to nainštalované v tejto dobe. Nemôžem si pomôcť, viac ... TurboPC