S
staraimm
Guest
Vari všetci sa stretol situácia: som Spartan-3 FPGA čipom a potrubí jadro od firmy Xilinx realizovať svoj projekt. V návrhu, napísal som radič prerušenia podľa PIPE logiku jadra dokumentácie. Faktom je, že v prípade požiadavky na prerušenie frekvencia je nízka, môže radič prerušenia pracovať dobre. Ale v prípade, že frekvencia je veľmi vysoká, zdá sa, že CPU nemôžu prijímať prerušenia z radiča prerušenia. Myslím, že regulátor je mŕtvy. Niekto mi dať akýkoľvek podnet?