Pre Gatelevel simulácie s výkonom DesignCompiler

[themeis]

Milý inžinier ľudí

I 'bych si nechať poradiť.
S viršiem, chcela som, aby simulovali mojom bránou-úrovni netlist syntetizovaný podľa DesignCompiler.

S syntetizovaná netlist a knižnice súboru som použil viršiem.
Avšak, som nemohol simulovať, pretože súbor knižnice (~~~. lib) je ASIC štandardné knižnice buniek; Nie je Verilog-format knižnice.

Ako môžem previesť ASIC knižnice súbor Verilog knižnici?
Mohol by niekto komentár o tom?
Děkuji moc.

PS Môžem len simulovať môj netlist s ASIC štandardné knižnice v viršiem?

 

[tariq786]

Myslím, že tieto lib súbory sú binárne a prevýšenia je previesť.

Dúfam, že niektorí vysoko postavení členovia mohli hodiť viac svetla

 

[paulki]

Ahoj THEMIS
Ty prevýšenia robiť s GLS. Libs.Potrebujete Verilog / VHDL modely správania pre GLS (Tieto Verilog / VHDL knižnice bude presne napodobniť správanie. LIB buniek).Myslím, že rovnaký Foundry predajcu dodajú Verilog / VHDL knižnice modelov pre GLS Sims.

-Paul

 

[Nitin Bhardwaj]

Nazdar,
Ne istí Synopsys konformný nástroj, ale môže vypísať Verilog modely po čítaní. Lib knižnice.

Ide;

 

[paulki]

Jeho dobré atleast Kejdens nástroj je schopný napísať-out Verilog model od. LIB.Prosím zverejní spôsobom písať-out Verilog model od. Libs.

-Paul

 

[ljxpjpjljx]

Myslím, že budete potrebovať BFM týchto lib v RTL formáte!