Prečo toto kódovanie používa v Verilog testbench je zle?

[lostin_eda]

Hej, tieto vyhlásenia, ktoré sa používa v testbench, a myslím, že je zlé, že? a povedzte mi, prečo je zlé vďaka za vašu pomoc Vždy @ (A alebo B alebo C), začne-li (a) začína @ (posedge hodín), e = b; END ELSE BEGIN # 10, e = c; end end

 

[kanagavel_docs]

Dobrý deň, Plese popísať vašu požiadavku ... Kanags

 

[sanjay11]

@ (Posedge hodín);

 

[lostin_eda]

[Quote = kanagavel_docs] Dobrý deň, Plese popísať vašu požiadavku ... Kanags [/quote] Chcem len vedieť, že to, či "@ (posedge hodiny)" by mohla byť pridaná vo vyhlásení, ak "" je pravdivý "e", bude pridelená s "B" po nábežnej hrane hodín príde, ale ak je "A" alebo "b" a "C" sa zmenilo, keď čakali na nábežnej hrane hodín?

 

[kanagavel_docs]

Ahoj, to vždy blok je citlivý na A, B, C, len vstupy. Tak ťažké zachytiť pri nábežnej hrane hodín. Ak je čas zdvihnúť a jednu zo vstupných zmena nastane v rovnakom čase iba výkon sa bude pohybovať od tohto vyhlásenia. Takže, pridajte hodiny v zozname citlivých a vyskúšať. S pozdravom, Kanags

 

[lostin_eda]

Ďakujem vám všetkým

 

[jimaaa0]

Mám spustiť tento kód ISE9.2i, ale nie je chyba kontrolovaná, okrem žiadne zmeny signálu.