B
Bulma
Guest
Ahoj každý Overenie zariadenia! Nedávno som sa vyskúšať novú metódu v písomnej forme testbench. Miesto odchodu kontroly reg / pole v každom module, uvediem ich všetky, aby zostali spolu mimo hornej modul jadra (aby zachránil mom a aby to vyzeralo ako ASIC - mem pobytu vonku). V každom module získa informácie o odkaz na TBmem. Ale problém je, že beží omnoho pomalšie (140%)! Každý z nejakú predstavu, prečo ... ?