Prečo "pôvodná" vyhlásenie v Verilog nie syntetizovatelné?

[kunal1514]

Zdravím všetkých, môže mi niekto povedať, prečo to "pôvodný" vyhlásenie v Verilog nie syntetizovatelné. Chcem qualifing a uspokojivú odpoveď. Pokiaľ ide o Kunal Mishra

 

[hoangthanhtung]

Dúfam, že nájdete otázku, na tejto stránke http://www.asic-world.com/verilog/synthesis2.html

 

[echo47]

Ak je cieľové zariadenie poskytuje automatické inicializácia registra (FPGA / CPLD Zvyčajne áno, ASIC väčšinou nie), potom prvé vyhlásenie by malo byť syntetizovatelné, ak softvér autori zabudli implementovať. Xilinx XST (FPGA / CPLD syntezátor) podporuje Prvé vyhlásenie pre registre a register pole (RAM / ROM). http://toolbox.xilinx.com/docsan/xilinx8/books/data/docs/xst/xst0093_10.html http://toolbox.xilinx.com/docsan/xilinx8/books / data/docs/xst/xst0027_5.html

 

[anantha_09]

bcoz Prvé vyhlásenia sú neúplné bez meškania a nemôže mať pri hardvér logiku alebo siete podporujúce oneskorenie. Ak sa mýlim, opravte ma