Prečo nemôže byť prvotné vyhlásenie synthesizeable

K

kunal1514

Guest
Zdravím všetkých, môže každý subjekt, povedz mi to dôvod, prečo nemôže byť prvotné vyhlásenie synthesizeable. Dajte mi logické uvažovanie. Pokiaľ ide o Kunal Mishra
 
Dobrý deň, počiatočné tvrdenie nie je synthesizable.please písať kód s počiatočným vyhlásení a pokúsiť sa zmeniť toto vyhlásenie do brány potom u ans bude vedieť. ide, ramesh.s
 
ASIC flipflops nemajú zabudovaný power-on/initialization obvodu. Tento obvod musí byť navrhnutá a vykonaná ručne. Preto sa väčšina ASIC syntézu nástroje sa zaoberať "pôvodné" vyhlásenie. FPGA pracovať trochu inak. "Power-on" stav je definovaný ako okamih, hneď po konfiguráciu FPGA cyklus skončí. To znamená, že "zapnutie" stave môžu byť uložené v konfiguračnom-bitstream. A Xilinx XST podporuje Verilog "pôvodný" bloku (a VHDL atribút) pre nastavenie power-up hodnoty flipflops.
 
Neexistuje žiadny ekvivalent hardwarového modulu pre "prvý" ... Verím, že prvotné je použitá len raz v priebehu simulácie RTL ... chalani prosím príspevok viac komentárov k tomuto .. KK
 
Počiatočná sa používa na modelovanie ROM. Jeho zmienil v IEEE. Neviem Počasie všetkých výrobcov podporuje.
 
úvodné vyhlásenie slúži k inicializácii žiadne i / p hodnotu, odkiaľ simulácie začať. Ak budeme používať donot initail hodnoty v našej skúšobnej stolici .. potom sa počiatočná hodnota vstupného bude považovaný za dont starostlivosti a o / p bude i dont starostlivosti.
 

Welcome to EDABoard.com

Sponsor

Back
Top