Prečo je prvé vyhlásenie nemusí byť syntetizované?

[kunal1514]

Zdravím všetkých, môže každý subjekt, povedz mi. Prečo nemôže byť prvotné vyhlásenie synthesizeable? Pokiaľ ide o Kunal Mishra

 

[rsrinivas]

Prvé vyhlásenia sa používajú len dať nejaké vopred definované hodnoty signálu @ začiatku simulácie. Funkčnosť Prvé vyhlásenie môže byť vykonané v FPGA, ktorý podporuje priradenie počiatočné hodnoty vzhľadom k tomu, že nie je možné v ASIC

 

[funster]

V súčasnej dobe neexistuje žiadny platný spôsob vykonávania príkazov v prvej blok. ako # 3, to je ťažké realizovať to. [Quote = kunal1514] Zdravím všetkých, každý subjekt, povedz mi. Prečo nemôže byť prvotné vyhlásenie synthesizeable? Pokiaľ ide o Kunal Mishra [/quote]

 

[kunal1514]

Čo keď nebudem dávať žiadne oneskorenia medzi moje vyhlásenie v "pôvodnej" vyhlásenie za mňa to môže byť možný dôvod 1) Prvé vyhlásenie spustiť na "0" simulácie čas. Tiež sa vykonáva iba raz, nie ako vždy blok. 2) Druhá príkazy vnútri "pôvodný" vyhlásenie vykoná po "Δ", oneskorenie, ktoré môže byť dôvod, že "prvý" príkazy nie sú syntetizovatelné. Opravte ma, či sa mýlim. Pokiaľ ide o Kunal Mishra

 

[echo47]

Verilog "prvý" vyhlásenie je podstatne syntetizovatelné, ale konkrétny nástroj nemusí podporovať ju z praktických dôvodov. Niektoré nástroje pre FPGA podporujú. Hádam, že ASIC nástroje všeobecne nepodporujú to kvôli nejaké problémy s automaticky inštancií zapnutí resetovacie obvod, ale to je len môj dohad. Áno, môžete dať do pôvodnej hodnoty meškanie blokov, ale vidí ich ako dva nezávislé syntéza problémy. Konkrétne nástroj môže podporovať jednu funkciu, ale nie ostatné.

 

[phoenixfeng]

systhesis je podporovaná nástrojom EDA, aby u zvážiť nástroj u použitia. prvý sa uskutoční v jeden čas, ale náš obvod bude fungovať vždy