Prečo čas dátový typ je 4-štát v systéme verilog?

[yourcheers]

Má každý subjekt nemá potuchy o tom, prečo TIME datatype je 4-štát v systéme Verilog. Má zmysel, aby "Logic", "REG" a "Integer" 4-stav. Ale prečo TIME?

 

[dave_59]

čas typ dát je synonymom pre reg [63:0] To je spôsob, ako to bolo definované v Verilog, ktorý len mal 4-hodnoty stave. Pôvodne čas a integer boli un-veľkosti tak, aby vykonávanie mohol vybrať veľkostí, ktoré boli optimálne pre konkrétnu implementáciu, ale bol neskôr stanovená na 64-bitov IEEE. SystemVerilog predstavil 2-hodnoty stavu, ale nemohla zmeniť definíciu Čas z dôvodu spätnej kompatibility dôvodov.

 

[yourcheers]

Ahoj Dave Rich, Vďaka za vysvetlenie. Iba Ľudia, ktorí boli svedkami vývoja SV môže odpovedať. Vďaka za pomoc.