Príklad použitia blokovanie úlohu v Verilog

[yuenkit]

Ahoj,

I normálne používať Non-blokovanie úlohu v mojom design a použitie blokovania priradenie v mojom testbench.

Zaujímalo by ma, za akých situácií budeme používať blokovaciu priradenie v designe (bude syntetizovaný)?Môžete dať príklad na ilustrovanie svojich bodu?Ďakujem vám!

 

[stevepre]

Pravidlo:
Non-blokovanie: použité sekvenčného obvodu
Blokovanie: používané v kombinatorické obvode

Nezáleží na tom, či je to testbench alebo syntetizovatelné RTL kód.Stačí sledovať toto pravidlo.

 

[yuenkit]

thnx,

Ale iv sekvenčným bloku, obvod je v podstate logické combo flipflop, takže je ťažké oddeliť sekvenčných logických a combo logiku.

môže niekto mi ukazuje fragment kódu používať blokovanie priradenie (pre syntézu účely, nie pre testbench)?

dokonca aj v MFŠ kódovanie, som sa stretol niektoré príklady, ktoré sú kompletne napísaný za použitia Non-blokovanie.I keď som prednosť použitie Non-blokovanie úloha.

 

[shiv_emf]

, Že palec pravidlá dopadne dobre!Existujú iné possiblity pre použitie blokovanie závierky v squential design