Potrebujú pomoc, aby nevyužité logiku ISE 9.1i

[cippalippa]

Dobrý deň, ja sa snažím, aby nejaký blok v Xilinx FPGA s cieľom zhodnotiť potrebnej veľkosti. Potrebujem vedieť, či je možné nastaviť Xilinx syntetizér, aby sa zabránilo, aby jasne stanovené ešte nebol používaný, napr keď mám: osoba prj1 je port (ČLK: v std_logic, d: v std_logic q: z std_logic, datain: v roku std_logic_vector (3 downto 0)), koniec prj1, architektúra BEH z prj1 je signál test: std_logic, začne strobe_gen: proces (CLK) začať if (clk'event a CLK = '1 '), potom q

 

[nag123]

Hi deklarovať obmedzenia VHDL v sekcii signálu vyhlásení takto atribút S: Áno, s atribútom TMP: signál je "áno", chcete dozvedieť viac o tejto, nájdete SAVE NET FLAG časť príručky Xilinx Constraints manuálu.