Post-syntéza simulácia chýb v Modelsim-iteračné limit.

[Sujatha_11]

Nazdar,
Moja VHDL kód funguje, keď som si pred-syntéza simulácie.Je však tiež syntetizovať.Ale keď sa snažím simulovať post-synthesis kód sa hovorí iterácia limit splnený.vsim 3601 chybe.nd meškanie skrátiť.Nerozumiem, prečo je to pravda.Ak sa vyskytnú nejaké nekonečnej slučke Runnin alebo nulové oneskorenie brány môj pre-syntéza kódex by mal tiež nefunguje správne?Použil som Modelsim SE verzia 6.0 pre písanie kódu a napodobňuje ho a syntetizovaná pomocou Xilinx ISE web balenia.Prosím, pomôžte mi opravu tohto problému.Musím dodržať lehotu.
Thanks in advance.

Pozdravy,
Sujatha.

 

[aji_vlsi]

Sujatha_11 Napísal:

Nazdar,

Moja VHDL kód funguje, keď som si pred-syntéza simulácie.
Je však tiež syntetizovať.
Ale keď sa snažím simulovať post-synthesis kód sa hovorí iterácia limit splnený.
vsim 3601 chybe.
nd meškanie skrátiť.
Nerozumiem, prečo je to pravda.
Ak sa vyskytnú nejaké nekonečnej slučke Runnin alebo nulové oneskorenie brány môj pre-syntéza kódex by mal tiež nefunguje správne?
Použil som Modelsim SE verzia 6.0 pre písanie kódu a napodobňuje ho a syntetizovaná pomocou Xilinx ISE web balenia.
Prosím, pomôžte mi opravu tohto problému.
Musím dodržať lehotu.

Thanks in advance.Pozdravy,

Sujatha.

 

[Sujatha_11]

Ahoj Ajeetha,
Nechcem understadn, čo hovoríte.Čo je SDF a ako ho vytvoriť, alebo si to?Som nový FPGA / VHDL / Synthesis.Toto je môj prvý projekt.Prosím, pomôžte mi.a delay_mode_unit Kde je tento k dispozícii?Urobil som post-synthesis v ISE webback, ktorý mi dal VHDL súbor po generovanie post-sysnthesis simulačný model.Prosím, dajte mi vedieť.
Thanks & S,
Sujatha.

 

[vinodkumar]

Nazdar
a tiež je uvedené číslo chyby 3601, ako, prečo dont pokuse v odpovedi základne xilinx.this môže pomôcť u.if a mať čistej do svojho systému bude priamo root na podporu.