pomoc v kódovaní VHDL

[adamsogood]

Nazdar,

Existujú dva štýly VHDL kódu pre kontrolu prípade prednú hranu hodín:

1.if (CLK = '1 'a clk'event)
2.if (risingedge (ČLK))

Prosím, navrhnúť mne, ktorý z nich je lepší?a prečo?Díky moc.

 

[gliss]

# 1 je častejšie a verím, že bol v špec VHDL dlhšie.# 2 je platný VHDL, ale vyzerá skôr ako Verilog.Chcel by som ísť s # 1.

 

[agent_009]

obaja sú Ok, # 2 je definovaný v IEEE knižnici, # 1 je predvolený VHDL

 

[rakesh_aadhimoolam]

.......... Áno, nie je problém používať oba konštrukcie .............

veľa šťastia

 

[vinod_g]

1: V tomto vyhlásení, pod spustí, keď sa udalosť na clk a hodiny = 1 znamená, hodiny predchádzajúca hodnota môže byť O, Z, X medzi týmito hodnotami

2: ale v tejto to bude len 0 - 1 prechod nie je od Z, X

Áno, môže podľa potreby u použitie,

Ak sa nejaké zmeny, informovať ...............
Vďaka
OK

 

[dragonight_x]

Oba štýly sú správne kódovanie ............... môžete použiť jednu