Pomoc s ORCAD, Leonardo a Xilinx FPGA

[Jeff Taylor-Jackson]

Zdravím všetkých,
Som nový do zoznamu a na konci moje zmysly.Som pod tlakom na dokončenie návrhu zameranie starého Xilinx xc4020.Toto je časť upgrade na dedičstva designu.I am using venovanej PC, pretože to je len jeden nabitý softvér pre kompiláciu týchto zariadení!
I am using ORCAD 9.1 a Xilinx ISE 4.2.Synthesys nástroj programu Leonardo.Design je vykonané pomocou jazyka VHDL.Problém nastáva pri simulácii, a zostavovanie.Mám podobné chyby
: Chyba: [Load047] žiadny port 'a_in6' nájdených pre entity 'RDBK_MUX2'
(Toto je jeden z mojich readback multiplexery), sa zobrazí chybové hlásenie, keď som kompilovať alebo sa pokúsite simulovať.Napodiv jednotlivé blok VHDL, nie je to tak, že iba na kompletný návrh.
Myslím, že chyba je mi povedať, že nemám autobusy (tj a_in ako vyššie) pripojený, ale všetky sú tam a sú definované v kóde.
Anyone any ideas z matnej a dávnej minulosti, čo to všetko znamená?
Akákoľvek pomoc vďačne prijať.
Kind Regards
Jeff

 

[jhallows]

Nie všetky komponenty sú implementované.Ak môžete použiť vyššiu verziu OrCAD (10.3), budete mať väčšie šťastie, pretože sme sa lib redisigned pomoc 4.2.

Tiež OrCAD neznáša duplicitné čapmi pre Xilinx zariadenia.Takže ak si vzal dve skupinové VHDL vo svojom schéme budete musieť zmeniť port kolíky.

 

[Iouri]

Vidíme prosím kód?

 

[tkbits]

Niektoré simulátory nie sú správne podporovať "priame instance", aj keď syntézu nástroj robí.

Ak používate priamo inštancie, budete možno musieť prerobiť kód používať staršie a ťažkopádne "zložka" vyhlásenie definovať, aké signály portu sú k dispozícii pre každého subjektu.

Ak nie sú súčasťou vyhlásenia v celom návrhu, môže to byť známkou toho, že dizajn nebol nikdy simulovanej.Konštrukcia mohla byť naladeny tým, že sa vnútorné signály náhradné piny pre sondovania.

Takže miesto
Kód:

U_XYZ: jednotka myEntity port máp (a => b);