D
dobrota
Guest
ahoj! Som študent colleage z Tchaj-wanu
Chcem študovať HDL, ale já nevím, čo je rozdielne medzi nimi
谢谢啰---- vďaka
Chcem študovať HDL, ale já nevím, čo je rozdielne medzi nimi
谢谢啰---- vďaka
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
S
Sparc
Guest
Rozdiel b / w tie nemožno definovať.Rozdiel je v konštrukcia používa na kódu v týchto jazykoch.Všetky 3 sú H / W popis, jazyky VHDL & VerilogHDL sú štandardné HDLs, AHDL je propreitary jazyk Altera.
B
Big Boy
Guest
VHDL a Verilog je tak odlišné, ako keby ste sa analógie medzi C a Delphi (Pascal).Obaja majú inú syntax, môže ale dosiahnuť podobné výsledky.
Ľudia sa štruktúrovaný jazyk mohol ľahšie začať v Verilog.VHDL je viac ako stanovuje Verilog (a staršie).Je to ako, keď ako prvý z vyššie uvedených príkladov, 'C' kompilátory sú staršie.Nesmú byť najlepšie riešenie, ale oni sú priemyselným štandardom.Avšak, Verilog získava mnoho užívateľov, predovšetkým v oblasti návrhu ASIC.
Existujú rozdiely medzi VHDL a Verilog, ktoré stoja za zmienku.
VHDL je vyššej úrovni ako Verilog.VHDL sú napríklad knižnice.Môžete dať celý blok v knižnici, a potom re-používať ľahko.S Verilog, nemáte, že.Zakaždým, keď chcete začať nový projekt, a budete mať niečo užitočného, z iného projektu, musíte vziať všetky súbory, zdroje jednotlivo.Neexistuje žiadny pojem 'package'.
Verilog môžete prejsť na nižšej úrovni ako VHDL.Môžete-model na úrovni tranzistorov (vôľa vrata, ...).To je dôvod, prečo je často preferovaná pre design ASIC.
Zrátané a podčiarknuté, VHDL je podporovaný viac ako Verilog.Máte viac vecí na internete k dispozícii vo VHDL.Ofted firmy urobiť pred Verilog VHDL náradie nástroje.Vezmite napríklad Xilinx EDK a mäkké MicroBlaze procesora, ktoré sú ešte vyrába iba vo VHDL.Verilog je jednoduchšie sa učiť (IMHO), a získanie podpory rýchlo.
Mnohé z dnešných nástrojov teraz podporujú zmiešané-jazykovej syntézy.Tj. Môžete mať modul VHDL dôkazom v module Verilog alebo vice-versa.
Ľudia sa štruktúrovaný jazyk mohol ľahšie začať v Verilog.VHDL je viac ako stanovuje Verilog (a staršie).Je to ako, keď ako prvý z vyššie uvedených príkladov, 'C' kompilátory sú staršie.Nesmú byť najlepšie riešenie, ale oni sú priemyselným štandardom.Avšak, Verilog získava mnoho užívateľov, predovšetkým v oblasti návrhu ASIC.
Existujú rozdiely medzi VHDL a Verilog, ktoré stoja za zmienku.
VHDL je vyššej úrovni ako Verilog.VHDL sú napríklad knižnice.Môžete dať celý blok v knižnici, a potom re-používať ľahko.S Verilog, nemáte, že.Zakaždým, keď chcete začať nový projekt, a budete mať niečo užitočného, z iného projektu, musíte vziať všetky súbory, zdroje jednotlivo.Neexistuje žiadny pojem 'package'.
Verilog môžete prejsť na nižšej úrovni ako VHDL.Môžete-model na úrovni tranzistorov (vôľa vrata, ...).To je dôvod, prečo je často preferovaná pre design ASIC.
Zrátané a podčiarknuté, VHDL je podporovaný viac ako Verilog.Máte viac vecí na internete k dispozícii vo VHDL.Ofted firmy urobiť pred Verilog VHDL náradie nástroje.Vezmite napríklad Xilinx EDK a mäkké MicroBlaze procesora, ktoré sú ešte vyrába iba vo VHDL.Verilog je jednoduchšie sa učiť (IMHO), a získanie podpory rýchlo.
Mnohé z dnešných nástrojov teraz podporujú zmiešané-jazykovej syntézy.Tj. Môžete mať modul VHDL dôkazom v module Verilog alebo vice-versa.
R
rprince006
Guest
Hi Big_Boy,
Súhlasím s niektorými z vašich bodov, ale nie všetky (sorry za to).^ _ ^
Myslím, že Verilog je čoraz viac (a viac) populárnejší ako VHDL, že je ľahké sa naučiť
pretože to je docela samilar do iného high-úrovni jazyka C / C , takže je ľahšie
pre prácu s C / C .Obaja Verilog a VHDL majú svoje dobré stránky a zlé strany,
existuje pomerne veľa článkov hovorí o Verilog / VHDL a ich rozdiel.
Som si úplne istý, ale je to uviedol, že niektoré EDA, predajcovia nebudú podporovať VHDL už v najnovšej verzii.Tak veľa veľkých spoločností, prechádzajú na
Verilog a SystemVerilg teraz.
Súhlasím s niektorými z vašich bodov, ale nie všetky (sorry za to).^ _ ^
Myslím, že Verilog je čoraz viac (a viac) populárnejší ako VHDL, že je ľahké sa naučiť
pretože to je docela samilar do iného high-úrovni jazyka C / C , takže je ľahšie
pre prácu s C / C .Obaja Verilog a VHDL majú svoje dobré stránky a zlé strany,
existuje pomerne veľa článkov hovorí o Verilog / VHDL a ich rozdiel.
Som si úplne istý, ale je to uviedol, že niektoré EDA, predajcovia nebudú podporovať VHDL už v najnovšej verzii.Tak veľa veľkých spoločností, prechádzajú na
Verilog a SystemVerilg teraz.