Pomôžte mi rozdeliť 24MHz hodiny sa dostať 3MHz frekvenciu

[shraddha]

Ahoj, ja chcem rozdeliť 24MHz ČLK k získaniu 3MHz CLK frequency.how to robí? Môžem sa len s 4bit proti binárne zvlnenie? Chcem tiež na vykonanie tohto v CPLD.can niekto dať VHDL kód na to? ide o shraddha

 

[nand_gates]

To, čo potrebujete, je len 3 trochu Couter. Tu je kód VHDL pre rovnaký

 knižnica IEEE, použitie ieee.std_logic_1164.all, použitie ieee.std_logic_unsigned.all, osoba divide4 je port (ČLK: v std_logic, rstn: v std_logic, clk_by_4: z std_logic), koniec divide4, architektúra správať v divide4 je signál celkom: std_logic_vector (2 downto 0); začať - správať clk_by_4