Pomôžte mi holdtime problém

[jjftt]

V flip flop ako je tento, môže mi niekto povedať, ako sa majú čas porušenie pochádza? Pri CLK = 1, prvý tran_mos je vypnutý, ako vstup D efekt výstup Q?

 

[lakshman.ar]

môže u pls dať HTE diagram trochu jasnejšie ... tak, aby jeho ľahké pochopiť!

 

[tdminion]

Predpokladajme, že ČLK zmení na 2. tranzistor pred CLK na prvý tranzistor (nebudú meniť súčasne). Ďalej predpokladajme, že D vstup zmien tesne pred CLK-> 1.

 

[jjftt]

Je nám ľúto, mám prekresliť diagram. keď CLK = 0 je vstup d uložený v prvom meniča slučky. je potreba nejaký čas, než ísť na stabilný CLK = 1, jedná sa o nastavenie času. Ale čo tak holdtime? ak je CLK = 1, prvý tran_cmos vypnutý, prečo sa vstupné dáta d mala byť stabilná po CLK = 1.

 

[lubee]

"Ale čo holdtime? Pri CLK = 1, prvý tran_cmos vypnutý, prečo sa vstupné dáta d mala byť stabilná po CLK = 1". Predpokladám, že je to preto, šírenie času, ktorý je vyžadovaný týmto kombinačné logické obvody.