Pomôžte mi FPGA problém s hardvérom

[aminr11]

Mám napísať seriál jednoduchý program pre komunikáciu s PC, mám syntéza je s Xilinx ISP a tiež syntézu, a simulovať to dobre, ale na môj hardware CPLD XC9500 sérii so 108 makrobuněk, že program, dobre, ale tiež overiť, keď som pozrite sa na mojej ocsope nevidím nič it.my hodiny pripojený k jednému z I / O pinov 75, a je mi pomohol vytvoriť môj požadovanú prenosovú rýchlosť. Naozaj som pliesť, som naozaj Freak Out, niekto ma za ruku, plz mi niekto pomôcť, som sa uistiť o svojej program.what je problém? mohlo by to byť časové obmedzenie? Aj poriadne zmiasť. HELPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPp ,,,,,, HELLLLLLLLLLLLLPPPPPPPPPPPPPP

 

[s3034585]

Ahoj najprv overí, či ur logika je stále čas, alebo nie. a skontrolujte, či obmedzenia súboru. Počasie u kolíky, čo sa pozeráte na oscilo ... sú pripojené na výstup Ur programu, alebo nie ... Tiež sa snaží sledovať signály, ktoré sú používané na priradenie výstupu, ktorý ur čaká ....

 

[prajit]

Skontrolujte, prosím, elektrického vedenia a tiež potvrdzujú, hodinový signál. Skontrolujte, či uzemnenie