pokiaľ ide o miesto a trasa

[kishore111281]

Dobrý deň po tom, čo robil miesto a trasa obmedzí moje dut je frekvencia, ak áno, prečo? Opravte ma, či sa mýlim.

 

[hqqh]

Dobrý deň, umiestnenie a tiež smerovanie majú vplyv na parazitné odpory a kapacitami. Preto by ste si za normálnych okolností vykoná extrakcia parazitných po place and route a do post-layout simulácie. Potom dostanete svoje "konečné" dizajn prevádzkovej frekvencie. S pozdravom, hqqh

 

[kishore111281]

Ďakujem, som nedostal presnú odpoveď, moje pochybnosti sa účinok miesta a trasy, na frekvencii, či sa zvýši alebo zníži. Vďaka vopred.

 

[Saravanan.G]

Miesto a trasa bloky nie sú optimalizované ako vlastné rozloženie. Niektoré optimalizačné sa vykonáva pomocou časovanie riadené umiestnenie. RC trás hrá úlohu v P & R bloky. P & R nástroja nie je optimalizovať vnútorné bunkovej úrovni a využíva existujúce std bunky. Vo vlastné rozloženie obaja bunky rozloženie a smerovanie signálu optimalizovať.

 

[asicganesh]

Kishore stačí vygenerovať netlist (schéma zapojenia alebo prepojení) po syntéze, ktorý berie maximálnu oneskorenie cestu a počíta frekvencie pre svoj design .. Povedzme, že teraz to schéma, musí byť vyrobené z umierajú oveľa menšia veľkosť .. Mnoho parametrov prísť do obrazu .. ako je smerovanie oneskorenie, paracitic kapacity, SI, atď. ktoré majú vplyv na funkciu obvodu, frekvencia, atď Preto potom, čo P & R Backend team .. frekvencia môže znížiť / zvýšiť ..

 

[kishore111281]

Ďakujem, som dostal odpoveď, pokiaľ ide o ASIC, predpokladať, že keď idem pre FPGA, to bude rovnaké ako ASIC. Prečo sa pýtam, je, že som bol navrhnutý niektoré moduly pre perticular design, ale keď som urobil s syntézou uplynutí jedného kmitočtu, ale po vykonaní P & R niektoré moduly si zvýšiť frekvencia a niektoré moduly stratené frekvencie. Vďaka vopred.

 

[mahmoudgazzar]

Myslím si, že zvyšovanie frekvencie je trochu trápne .... aj môže znamenať, že predchádzajúce výpočty bola chyba, alebo v čase keď je chybný jeden .....