Pochybností o syntézu RAM

[research_vlsi]

Vážení priatelia, som s pochybnostiach o syntézu RAM .. dal som nižšie uvedený kód. v u sa snažím obnoviť RAM na nulu, ako som sa čítanie / zápis. modul RAM (reset, CLK, čítať, var1, var2, Adresa1, datain, wr_en, address2, dataout), parameter width = 32, hĺbka = 64, state0 = 1'b0, state1 = 1'b1, vstup reset, CLK, čítať, wr_en, vstup [15:0] var1, var2, vstup [31:0] Adresa1, address2, vstup podpísaný [31:0] datain, výstup podpísaný zápis [31:0] dataout, reg podpísal [šírka-1: 0] mom [0: hĺbka-1], reg [15:0] temp; reg štátu; Vždy @ (posedge CLK) začať if (reset) začína stať

 

[asicganesh]

Dobrý deň Ak chcete odvodiť základné Block RAM je, môžete sa nižšie dokumentu http://www.xilinx.com/support/documentation/white_papers/wp231.pdf Pokiaľ viem, nikdy sa odvodí XST Bram v akomkoľvek režime, ak budeme mať externý reset .. skúste vybrať resetovacie signál z modulu .. Treba odvodiť Bram / distribuovanej RAM ..

 

[research_vlsi]

Vďaka Ganesh ..

 

[echo47]

Pozri tiež kapitola "HDL kódovací techniky" v príručke užívateľské XST. Ak sa uvádza rôzne príklady označenie, ktoré pomáhajú XST odvodiť Block RAM. Tieto tri riadky všetkých prístupových RAM, aj keď možno v rôznych dobách: [color = hnedá] mem [temp]

 

[FvM]

Dobrý deň, nie som oboznámený s konkrétnou XILINX nástrojov, ale myslím, že to nebude možné odvodiť Dual Port RAM. To by bolo potrebné pre uvedené konštrukcie, spôsobí, že pôvodný proces obnovenia a bežnej prevádzky (ktorý má vzájomná exkluzívne čítať a písať, a mohol byť realizovaný ako jeden port) sú rovnobežné. Pre čítanie / zápis povolený len v state1, bolo by skutočne zmenil na jeden priechod, ale ja neviem, či XST by mohli uznať, že bez ďalšej "tipy". Druhou možnosťou by bolo použitie statické sily na inicializácia RAM miesto reset inicializácia procesu, v prípade potreby. S pozdravom, Frank