pochýb o tom, v systéme Verilog

[deepu_s_s]

Môžeme syntézy pomocou systémových Verilog? Ak áno, čo je syntéza nástroj používať pre systém Verilog

 

[aji_vlsi]

[Quote = deepu_s_s] môžeme syntézy pomocou systémových Verilog? Ak áno, čo je syntéza nástroj používať pre systém Verilog [/quote] Áno, existuje niekoľko mini vylepšení, ktoré sú synthesiable a DC sa im .. Niektoré z nich sú: always_comb, _ff apod Unikátny / priority prípade, / v prípade vymenovaných typov rozhranie nie je vyčerpávajúci zoznam hore, ale bod je ÁNO Ajeetha, CVC www.noveldv.com

 

[deepu_s_s]

Ahoj ajitha! takže môžem použiť Synopsys DC ako nástroj pre syntézu systému Verilog

 

[shiv_emf]

Áno, deep U možné použiť DC pre syntézu, ale niektoré funkcie (pojmy) v systéme Verilog nemôže byť syntetizovaný !!.......

 

[deepu_s_s]

Ahoj Shiv! môže u niektorých Gimme napríklad funkcia? thx deep

 

[satyakumar]

HI deep, tieto funkcie nie sú syntetizovatelné. 1) nebalené odbory 2) deklarácie premenných v balení po 3) statické funkcie a úlohy, vyhlásil v balení po 4) dve premenné State Logic má nejaký problém pri syntéze

 

[atuo]

[Quote = deepu_s_s] môžeme syntézy pomocou systémových Verilog? Ak áno, čo je syntéza nástroj používať pre systém Verilog [/quote] Ahoj, myslím, že Verilog-2001 je okrem iného v systéme Verilog, takže môžete povedať, že sme je možné použiť systém pre syntézu Verilog. Ale teraz, je systém Verilog najmä pre HVL. Vďaka.

 

[satyakumar]

[Quote = atuo] [quote = deepu_s_s] môžeme syntézy pomocou systémových Verilog? Ak áno, čo je syntéza nástroj používať pre systém Verilog [/quote] Ahoj, myslím, že Verilog-2001 je okrem iného v systéme Verilog, takže môžete povedať, že sme je možné použiť systém pre syntézu Verilog. Ale teraz, je systém Verilog najmä pre HVL. Vďaka. [/Quote] Myslím, že veľa vylepšení Verilog-2001 v systéme Verilog, jeho veľmi pohodlné na modelovanie systémovej úrovni. Pokiaľ ide o HVL jeho postavená v roku výhodu SystemVerilog.

 

[deepu_s_s]

thx všetkým u. U vymazané moje pochybnosti