Poštová syntéza simulácia

[tariq786]

Ahoj priatelia,
Vie niekto, ako to urobiť po syntéze simulácia pomocou Modelsim když jsem syntetizovaná mojej konštrukcie pomocou kompilátoru Synopsys designu.Vzhľadom k tomu, že som v podstate mapovaní moje pôvodné RTL designu do ASIC brány, jsem zvědav, jak to urobiť a aké súbory simulácia (simulačné knižnice) sú potrebné?

akékoľvek užitočné odkazy alebo odkazy musia byť tiež ocenia.

ThaksPridané po 39 sekundáchromiň, že som vďaka chybným

 

[naveenkrishnan]

Musíte urobiť nasledujúce netlist simulácie:

1.Konštrukcia netlist, písomné z Synopsys designu kompileru vo formáte Verilog
2.Knižnica súborov pre simuláciu.Tieto súbory sa musia zhodovať s knižnicou súbory používané na syntetizovať designu.

Feed vyššie do svojho Verilog simulátor a ste na ceste k ladění vašej netlist teraz.

VLSI Diskusie v http://vlsiforum.com