Plz pomôžte mi: "Vnútorná chyba" počas procesu MAP o

[Alfred_zhang]

Ahoj, teraz robím projekt ISE. V mojom projekte je *. CDC súbor, ktorý som použil na pozorovanie vnútorných signálov s chipscope neskôr. Prístroj som sa Vertex4. Je tu niekto stretol s týmto problémom pri spustení ISE: Projekt je úspešne syntetizovaný, potom je proces MAP: (informácie v konzole) Podnožka režíroval balení ... Podnožka delay_based LUT balení ... Podnožka timing_driven balenia ... Phase1.1 ... ... (Veľmi dlhú dobu) Phasex.x ... Vyvolanie fyzickej syntézy ... ........................ Odhaliť vnútorná chyba ...... Prejsť na support.xilinx.com podporu. Tak chybové hlásenie neposkytujú žiadnu clew o možnej príčine chyby. Je tu niekto vedieť, ako sa s tým vysporiadať? Pomôž mi, PLZ. Vďaka!

 

[echo47]

Ktorú verziu ISE používate? Už ste nainštalovali najnovšiu aktualizáciu Service Pack? "Vnútorná chyba" sa zvyčajne rozumie softvér havaroval. Videl som veľa z nich. Niekedy to bolo skutočne ISE chybu. Občas som zneužitie funkcie ISE, a nemohol získať dosť dobre, aby vydávali detailnejšie chybovú správu. Páčilo sa chyby začnú hneď po významne zmeniť váš projekt? Skúste zúžiť dolu problém dočasne odstráni kusy kódu do chybové hlásenie zmizne. Áno, môže to byť časovo náročný proces. Spomenuli ste sa o súbor CDC. Má sa týkajú "Vnútorná chyba" problém? Tam môžu byť dôležité záchytné body v "....." text, ktorý ste vynechal.

 

[banjo]

Ak je dizajn máp a trasy bez ChipScope veci, ale zlyháva pri pokuse o zahrnúť ChipScope, potom verím, že vám došli zdroje v FPGA. Xilinx má chyba, že to nie je správne spočítať potrebné zdroje, pri syntéze fázy. Keď sa dostane do MAP, nemôže umiestniť všetky logiku a po niekoľkých fázach, to sa zrúti. Koniec syntézy mali o percento využitia. Toto číslo môže byť často viac ako 100, pretože niektoré logické obmedzenia a orezávanie objavia na mape. Avšak, ak nemôže byť znížený na menej než 100%, neskôr to bude pád.

 

[Alfred_zhang]

Ahoj, echo47 a banjo Ospravedlňujeme sa za neskoré vedomia. echo47: "Páčilo sa chyby začnú hneď po významne zmeniť váš projekt?" Áno. "Spomenuli ste sa o súbor CDC Má sa týkajú." Vnútorná chyba a banjo "problém?": "Verím, že potom musíte spustiť z prostriedkov v rámci FPGA" Niekedy, keď sa taká chyba sa stalo, Vymazal som všetky súbory ise vyrába, postavený projekt znovu, a to nič iného, než znížiť odstup signál v súbore CDC. Potom je táto chyba sa nemusí objaviť. Ale teraz myslím, že možno CDC nie je príčinou. Pretože aj toto sa stalo, použité blockram je 54%, vyzerá to, že zdroj je OK. "Tam môžu byť dôležité záchytné body v "....." text, ktorý vynechal." Tieto ".................... vnútorná chyba ..........." je skutočné veci zobrazené v konzole. Teraz som zrušte začiarknutie mapy majetok "Registrácia duplikácie", potom žiadna chyba sa stane. Zároveň som zistil, že neexistuje žiadna "Vyvolanie fyzickej syntézy ..." v konzole.

 

[echo47]

Hľadal som Xilinx pre "Vyvolanie fyzické syntézy" a našiel nejaké relevantné info: http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=21862 http://www. xilinx.com / xlnx / xil_ans_display.jsp? getPagePath = 23363

 

[Alfred_zhang]

http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=21862 [/url] http : / / www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=23363

Díky moc U! Tieto dve webové stránky sú veľmi užitočné. Teraz si myslím, že som našiel príčinu problému. Ps: Zrušenie začiarknutia "regiseter duplikácie" zhorší načasovanie výsledok. Niekedy tam bude čas na porušenie PAR správe.