PLL oneskorenie frekvencia násobenie

[buenos]

Ahoj, je tu spôsob, ako fázový PLL vstupu na výstup pri použití PLL pre násobenie frekvencie? Môžeme guarany vstupné a výstupné hrany v pevných vzťahov v aspekte Statické časovanie? to záleží na PLL a FPGA čipom, alebo sa nikdy nemôže zamknúť to? Žiadam týmto zistiť, či je skutočne nutné použiť asynchrónne FIFO pre SERDES vysielača.

 

[FvM]

Obvykle, PLL výstupné fázy byť upravená tak, že synchrónny prevody medzi v oblasti výkonu a hodiny sú možné. To platí aspoň pre niekoľko rýchlosťou 100 MHz. Na vyšších frekvenciách, marža je možno príliš malý, aby sa dosiahla spoľahlivého načasovanie uzavretí.

 

[buenos]

Je tam nejaký appnote popisujúci to? alebo je to uvedené napríklad v Xilinx datasheet? Pre 3.1Gbps 8B10B kódovanie rozhranie by sme mali paralelné zbernice 310MHz bude SERDES ... Ja som čítal knihu, ktorá odkazuje na IP IBM SERDES jadro, ktoré využíva FIFO pre TX.

 

[FvM]

Pre rýchlosť Gbit, musíte použiť dedikovaný hardvér SERDES v každom prípade. Takže vaša otázka je v skutočnosti rieši specfic dizajn hardvéru cieľového FPGA. Vysielač cesta možná zahŕňa fázy kompenzácie FIFO. V tomto prípade sa vaša pôvodnej otázke, či je to "naozaj nutné použiť" neplatí pre užívateľa.