PLL komponenty rozhranie

[haadi20]

Som navrhovaní PLL IC CMOS pomocou kadencie. PLL, ako všetci vieme, sa skladá z VCO, vysokofrekvenčné delič prvej fáze série nízkofrekvenčné deličov nasleduje PFD apod Moja otázka sa týka prepojenia s VCO s prvým deličom fázu a následné deliče fázy ... 1. Vyrovnávacia pamäť je potreba po VCO, aby sa zabránilo vyťahovanie frekvencia atď, ale musím vyrovnávaciu pamäť po prvej etape delič, alebo nie? Aká je najlepšia prax v tomto smere ... 2. Povedzme, chcem zaujatosti pamäte nezávisle na sebe, skôr než používať výstupné DC úroveň LC-VCO ... Potom som si napríklad blokovanie SPP na vstupe bufferu ... Aká veľká by mala byť táto blokácia CAP? preto, čiapky spotrebujú veľké plochy ... a tiež samostatné ovplyvnenie bude potrebovať ďalšie odpory a tým aj viac priestoru ...!! 3. Ak je výstupné jednosmerné napätie je dosť dobré zo simulácií ... je to dobrý nápad prepojiť rôzne komponenty priamo a použiť výstup z jedného ku skresleniu ďalšej fázy ...?? Láskavo dávať svoje pripomienky a rady, ako je to bežné v PLL IO. I dont vidieť detaily o týchto otázkach na konferencii alebo v časopisoch ... So srdečným pozdravom

 

[khouly]

1) väčšinou výstup deliča je prvý rozdiel CML výstup, tak napríklad u nejakej diferenciál singal skončil konverziu, väčšinou vysoké rýchlosti OTA môže byť zamestnaný, to tiež bude fungovať ako vyrovnávacia pamäť, ak je u starostlivo navrhnuté 2 ) čiapky, bude v poradí RF skratu, takže to nenaruší výkon singal, DC od LC VCO, ak je PMOS a NMOS pary o VDD / 2, ktoré môžu byť použité k zaujatosti brána vyrovnávacej pamäte khouly