Plávajúca bod zastúpenie v HDL

[bh_letters]

Nazdar,

Ako sú plávajúce čiarke zastúpené v HDL (VHDL alebo Verilog)?Ak sa niekto môže vysvetliť s prídavkom 2 plávajúce čísel, ktorá by bolo super.

Vďaka

 

[nand_gates]

Tu je, ako ich používať v Verilog!Samozrejme to nie je jeho synthesizable!
Hope this helps
Kód:

/ *

$ Rtoi prevádza reals na celé čísla w / skrátenie, napríklad 123,45 -> 123

$ Itor prevádza celé čísla na reals napr. 123 -> 123.0

$ Realtobits reals konvertuje na 64-bitový vektor

$ Bitstoreal prevádza trochu vzor ku skutočným

Reálnych čísel v týchto funkcií v súlade s IEEE Std 754.
Konverzia sa zaokrúhli na najbližšie platné číslo.

* /Modul real_add (

/ / Outputs

sum,

/ / Vstupy

, B

);

príkon [63:0];

príkon [63:0] b;

výkon [63:0] sum;

skutočné real_a, real_b;

prideliť sum = $ realtobits (real_a real_b);

Vždy @ (alebo b) začať

real_a = $ bitstoreal ();

real_b = $ bitstoreal (b);

koniec

endmodule / / real_addModul test ();

reg [63:0];

reg [63:0] b;drôtu [63:0] sum;real_add real_add (

/ / Outputs

. Sum (sum [63:0]),

/ / Vstupy

. ([63:0]),

. B (b [63:0]));

Počiatočné begin

$ Monitor ($ time, "=% fb =% f sum =% f", $ bitstoreal (), $ bitstoreal (b), $ bitstoreal (suma));

= $ Realtobits (123,456);

b = $ realtobits (321,654);

# 10;

= $ Realtobits (111,111);

b = $ realtobits (222,333);

# 10;

= $ Realtobits (000,111);

b = $ realtobits (111,222);

# 10 $ koniec;

koniec

endmodule / / test

 

[Renjith]

nazdar,
Ak u potrebovať synthesisable kód impelment floating point navyše
u mať až k implment s plávajúcou desatinnou čiarkou architektúry pomocou ur HDLs.
floating point Navyše je pomerne jednoduché,
ako to potrebuje, a navyše radenie.
musíme prispôsobiť logaritmov wrt exponent, a potom pridajte oboch logaritmov.

floating point architektúry sú k dispozícii vo všetkých digitálneho dizajnu knihy.
u môžu odkazovať na normy IEEE floating point čísel.

Rgds,
Renjith

 

[omara007]

Tu je odkaz na návrh HDL o Floating Point Unit:
http://www.opencores.org/projects.cgi/web/fpu100/overview
OpisTo je 32-bit Floating Point Unit (FPU), ktorý sa aritmetické operácie v plávajúcej čiarke.FPU plne v súlade s IEEE 754 štandardu.
FunkciaFPU podporuje nasledujúce aritmetické operácie:
Pridať
Odčítanie
Multiply
Deliť
Square Root
Pre každú operáciu po zaokrúhlení režimy sú podporované:
Kolo na najbližšie párne
Kolo na nulu
Zaokrúhliť hore
Zaokrúhľovať nadol
Pipeline k dosiahnutiu vysokej prevádzkovej frekvencie (100MHz s Cyclone EP1C6)
Testované s 2 miliónmi testovacích prípadov
Hardware preukázané: FPU bol realizovaný v Cyclone I-EP1C6 FPGA čipe, a potom bola pripojená k procesoru Java JOP (jopdesign.com) urobiť nejaké-plávajúce čiarke.

Pre viac informácií si prosím prečítajte dokumentáciu.Ak to nepomôže, potom po vašu otázku: http://groups.yahoo.com/group/32bit_fpu/