Otázky týkajúce sa pipeline pole násobiaci

[hbsustc]

Ahoj, chcel by som navrhnúť jednu Baugh-Wooley pipeline pole násobiaci, pretože tento údaj. Som dokončil časť s FA a brán, ale ja neviem, ako realizovať časť západky u čiastkových produktov. Myslím, že ak chcem použiť "Vytvoriť" oznámenie, ako písať kód tak, aby mohol zvoliť vhodný počet zámkov pre danú čiastkové produkt? tj je 8 západiek pre P0, 7 západiek pre P1. Špeciálne pre ~ P5 P9, je stále nevyhovujúca. Ďakujem vopred.

 

[Zerox100]

Mám kód pre potrubie násobič. Používal som to v rýchlej rekonfigurácie platformu pre niektoré špeciálne porouse počítači. Ak chcete, napíšte mi to. Budem nahrať. Ale všeobecne "Vytvoriť vyhlásenie" nie je dobrou voľbou pre syntézu. Skúsiť inú cestu!

 

[hbsustc]

Ďakujeme vám za zdroj. Myslím, že to potrebujú.

 

[echo47]

Ahoj Zerox100, ja som mal šťastie pomocou Verilog "vytvárať" Vo svojich projektoch Xilinx ISE. To ma zachránil mnoho hodín práce. Mali ste smolu, že?

 

[Zerox100]

Áno. najmä vnorených vytvárať sttement! a samozrejme záleží na tom, ako sa vytvárajú. Ak jeho jednoduchý obvod je to OK. Akýmkoľvek spôsobom, je môj kód: Ak vám nepomôže, napíšte mi, čo chceš robiť presne. Ja vám pomôže. --------------------------------- Knižnica IEEE, použitie ieee.std_logic_1164.all, použitie ieee.std_logic_arith.all; subjekt pipelined_multiplier je všeobecný (veľkosť: integer: = 16; úroveň: integer: = log (veľkosť)); port (A: v std_logic_vector (veľkosť-1 downto 0), B: std_logic_vector (veľkosť-1 downto 0); CLK : v std_logic, PDT: z std_logic_vector (2 * veľkosť-1 downto 0)), koniec pipelined_multiplier, architektúra príkladom je typ pipelined_multiplier levels_of_registers je pole (level-1 downto 0) nepodpísaných (2 * veľkosť-1 downto 0); Signál a_int, b_int: unsigned (veľkosť-1 downto 0), signál pdt_int: levels_of_registers, začnú PDT

 

[echo47]

Ach, VHDL. Ja používam Verilog s XST. Ja som sa zaplnili docela veľké FPGA s logikou Verilog "vytvárať" bez väčších problémov. Nespomínam si, kedy pomocou vnorených vytvárať slučky, však, tak snáď som sa spustil problémy, ktoré ste videli. Alebo možno Verilog kompilátor nemá to chybu. Ak môžete dokument vytvoriť vnorené problém, mali by ste poslať na Xilinx, aby mohli opraviť. Obvykle Fix My hlásené chyby, popr.

 

[Zerox100]

Ste si istí! Použili ste generovať vyhlásenie Verilog! Nepočul som žiadne na tom generovať vyhlásenie Verilog! Môžete zdieľať svoj kód?

 

[echo47]

"Generovať" bola pridaná k jazyku Verilog v roku 2001. Ospravedlňujeme sa, ale nemám žiadne malé zaujímavých projektov, ktorý používa "vytvárajú". Nemôžem preukázať svoje veľké projekty, pretože boli vykonané pre klienta. Avšak, môžete hľadať svoje XST Používateľská príručka pre kľúčové slovo "endgenerate", a nájdete niekoľko malých (nezaujímavý) prípady. Pre viac informácií, zoberte kópiu IEEE Std 1364-2005 (súčasný jazyk Verilog štandard), alebo moderné Verilog učebnica, ktorá obsahuje Verilog 2001.

 

[Zerox100]

Môžeš láskavo povedať, čo je v projekte? akýmkoľvek spôsobom Tento kód Verilog pre pipeline násobič. Dúfam, že to pomôže. -------------------------------------------------- - modul pipelined_multiplier (a, b, CLK, PDT), parameter size = 16, level = 4, vstup [size-1: 0]; vstup [size-1: 0] b, vstup CLK, výkon [2 * veľkosť-1: 0] PDT, reg [size-1: 0] a_int, b_int, reg [2 * veľkosť-1: 0] pdt_int [level-1: 0]; číslo I, postúpiť PDT = pdt_int [level-1 ]; Vždy @ (posedge CLK) začať a_int

 

[echo47]

Ahoj Zerox100, moja veľká FPGA sa projekty zamerané na Beamforming vysielanie a prijímacie antény pole. Oni používajú veľa paralelné spracovanie častí, takže "vytvárať" vyhlásenie značne skrátil kód Verilog.