Otázky týkajúce sa čiastkových modelov z inštancie top model v testbench

[andrew257]

Ak urobím skúšobnej stolici a inštanciu horný modul nechápem akékoľvek zmeny kriviek. Všetci zostať s tým, čo sú inicializované na. Môj horný modul má tri inštancie modulu do neho. Znamená to, že môj testovacie stolici potrebuje všetky tri čiastkové moduly pre neho pracovať. Bol som pod dojmom, iba prvý modul musí byť zahrnuté do testbench. všetky čiastkové moduly, simuláciu a práce, ako bolo navrhnuté. Zrovna, keď som na ich spojenie do jedného modulu nemôžem dostať niečo zmeniť.

 

[echo47]

Predpokladám, že ste na mysli VHDL alebo Verilog. Váš prístup znie dobre. Aj za normálnych okolností inštanciu iba hornú modul do mojej skúšobnej stolici. Môžete mať malú chybu, ktorá spôsobuje poruchu. Ak potrebujete pomoc pri ladení to, ukáž nám kód.

 

[Tom2]

IS je possiple uviesť príklad vytvorenie testbench vo VHDL pomocou cyklu for?

 

[hairo]

Ahoj, to je pre vedenie s využitím Verilog. U nádej získať predstavu motyka, ako to dosiahnuť, je VHDL. -------------------------------------------------- -------------- Modul mux41nonblockTB_v / / vstupy reg [01:00] SEL, reg [03:00] / / výstupy drôtu b, / / ​​Vytvorenie inštancie skúšanú jednotku ( UUT) mux41nonblock UUT (SEL (SEL.), a (a), b (b )),.. celé číslo i, j; úvodný begin / / Inicializácia vstupov = 4'd0, sel = 2'd0, pre (aj = 0; i

 

[Nikolai]

Ak používate Xilinx ISE (alebo iný na to príde), môže byť projekt obsahujúci len na najvyššej úrovni modulu. Hoci nie je tam žiadna chyba pri kompilácii, simulaiton nie je uspokojivý. Uistite sa, že u ručne pridať čiastkové moduly aj v dizajne. teda pravým tlačidlom myši a pridať súbor. A áno, mal by byť spojený s testbench najvyššej úrovni modulu.

 

[sanchu]

Len konkretizáciu horný modul bude robiť. Netreba mať submodul v testbench.