otázku, ako využiť "` patrí "v Verilog

[satrap]

Aj download uart16550 IP z opencore.org. V jadre "` obsahovať "je možné zostaviť normálne, ale keď som obsahujú moje vlastné súbor kľúčových nemohol zostaviť normálne. Keď som odstrániť "` patrí "a presunúť všetky výkresy na zoznam, môžu byť zostavené normálne. Nástroj, čo mám použiť, je ModelSim. Aj riešenie týchto situácií mnohokrát. Neviem dôvod. to mi niekto povedať. moc ďakujem!

 

[joe2moon]

Je to rovnaké, ako používa v jazyku C. Venujte prosím pozornosť "cesta" používa patrí. Bez udania správnu cestu k adresáru súboru, môže obsahovať nemožno nájsť súbor.

 

[aji_vlsi]

Použitie vlog + + incidr file.v HTH Ajeetha, CVC www.noveldv.com

 

[carna]

Tiež môžete použiť ncverilog + + incdir cestu "cesta" je miesto, kde súbory, ktoré chcete zahrnúť je. Ak máte viac ako jednu cesty, stačí typ je spolu s "+" medzi nimi.

 

[cnspy]

Keď nebudem písať "patrí" do RTL kódu. Ako nástroje s ňou zaobchádzať? Ako ModelSim / Questa / Synplify?