Y
yourcheers
Guest
Ahoj, ja som s otázkou ohľadom signálu silu v Verilog. Keď sa prinútiť signál na určitej hierarchii som vidieť, že hodnota signálu prenáša späť slová tiež. Ako môžem kontrolovať to? Napríklad: Modul inštanciu modulu B & C. Výstup modulu B je pripojený na vstup modulu C. Keď som násilím hodnoty na vstupe modulu C, vidím, že hodnota sa odráža v module B tiež. Z dôvodu tohto správania niektorých tvrdení sú stále spúšťa v module B, chcem sa tomu vyhnúť, Nejaké návrhy??? Vďaka, Chiranjeevi