otázka na Verilog HDL

[sally wang]

V Verilog HDL, keď by som mal použiť 'priradenie', a ak je použitie 'vždy'?Každý, kto rozumie tejto oblasti mi môže pomôcť zmeniť tento kód Verilog?

Modul LED1 (CLK, SMP, OVR, UPL, TRG);
vstup CLK;
výkon SMP, OVR, UPL, TRG;

Vždy @ (ČLK)
SMP <= 1'b0;
OVR <= 1'b0;
UPL <= 1'b0;
TRG <= 1'b0;
endmodule

 

[omara007]

Skúste tento odkaz:
http://www.asic-world.com/verilog/synthesis3.html

 

[master_picengineer]

Nazdar,
Nájsť odpoveď rámci tohto dokumentu:

http://www.edaboard.com/viewtopic.php?t=293964 # 975430