Oneskorenie dokončení konfigurácie DLL

[Tetra]

Čítal som v listoch Xilinx údaje, ktoré môžem odložiť konfiguráciu FPGA do internej DLL dosiahnuť LOCK ako to mám urobiť, že.

 

[zape]

DLL makrá vonkajšie označenie PIN "LOCKED". Tento kolík zostane v nízkej stave, kým DLL vytvorené hodiny sú stabilné (frekvencia a pracovný cyklus).

 

[Tetra]

Viem, že by tak som tie tento pin na externé výstupný pin a riadenie ~ INT PIN k oneskoreniu signálu Dané?, Alebo je vnútorná Method?

 

[zape]

Ospravedlňujeme sa, ale verím, že to nechápem. Ak si chcete urobiť PIN, ktorý je vysoký po DLL zámky, máte zaškrtávacie políčko, že možnosti pre výrobu súbor programu (verím, že je v sekcii Po spustení).