obmedzenia pre Xilinx ISE, užitočné alebo nie?

[gerade]

Ahoj všetci, v posledných mesiacoch, som používal Xilinx FPGA postaviť prototypy. az mojej skúsenosti s návrhom toku a pozorovanie, som sa stretol s "záveru", ktorý podrobne contraints pre Synplify-pre a a Xilinx ISE flow pomôže získať lepšie výsledky. Ešte horšie behu zvýši exponenciálne, a ASO pamäti! Predpokladám, že môžem nerozumejú toku, a tam môže byť niečo v neporiadku s flow. Napadá vás niečo, čo by som mohol urobiť zle? alebo je to pravda, že viac obmedzenie sa naozaj moc nepomôže? vďaka a pozdravom, Gerade

 

[echo47]

Existujú stovky rôznych typov obmedzenia. Ktoré z nich spôsobujú trápite? Najbežnejšie obmedzenia sú I / O úlohy, ako je LOC a riadiť. Musíte ich donútiť k I / O vlastností. Ak je váš čas, alebo I / O je veľmi rýchly, potom by ste mali použiť niektoré časové obmedzenia. To zvyšuje šance na získanie výsledkov, ktoré splnia vaše časové ciele. U niektorých návrhov, len vyžaduje časový obmedzenia je hodín DOBA. Obmedzenie zvyčajne nemajú spomaliť to veľa, ak váš návrh je nedostatočný, alebo ste tlačí čipu na jeho rýchlosť. Potom obmedzenie spôsobí, že nástroje na boj na dlhú dobu a pravdepodobne nepodarí načasovanie ciele. Môj prístup je dočasne odstrániť všetky časové obmedzenia, zlepšenie dizajnu až do jeho rýchlosť je dosť blízko, aby svoje ciele, a potom znova vložte obmedzenia. Je treba veľa pamäte RAM pre spustenie ISE. 1GB je dobrým východiskovým bodom. 2 GB pre veľké čipy.

 

[gerade]

Dobrý deň, zariadenia som sa Virtex II xc2v2000 a xc2v3000 a logika konštrukcie okolo 600 K brány. Hodiny kŕmenie je okolo 80 MHz a hlavné systémové hodiny vnútri je 80 / 3 MHz. PC používam je 3GHz + 2G memoried. Narazil som na celkom dosť problémov nastaviť podrobné obmedzenia 1.There sú hodiny prepážkami. Zdá sa, že Synplify-pre nepodporujú vytvorené hodiny, rovnako ako v DC. Obmedzenia však vytvorila pre hodiny, z hodiny delič, sa neuplatňuje pri syntéze a nebude sa objavil v automaticky generované súbory NCF. A ako som sa snažil ručne vytvoril rovnaký súbor obmedzenia Obmedzenie editor ISE, nástroj je úplne z neznámych chýb. 2. niektorí multi-cyklu obmedzenia chýba v automaticky generované súbory, ktoré sú overené za dizajn SOC. 3. hoci chodu je 10 časov behu doby behu s najjednoduchšie obmedzenia, výsledky sú lowsy. Nakoniec som sa rozhodol použiť jednoduchý obmedzení stanovených pre pad miesto, oblasť obmedzenia a Fed vo frekvencii (hodiny od podložky prejdú DCM). dobu chodu sa pohybuje okolo 15 minút a približne polovicu výsledky boli úspešné. To je dôvod, prečo som vyššie uvedenú otázku tu. ide, Gerade

 

[shekar_vlsi]

Podľa mňa si myslím, že obmedzenia sa týkajú nás, pretože my sme návrhári a vieme, ako design by mal fungovať, a tak je naša voľba vybrať obmedzenia pre lepšie využitie