Objasnenie na tom, či potom ešte VHDL vyhlásenie

[marika_ece]

Ahoj všetci!
sequential statements in VHDL.

Som zmätený, ak potom ešte
sekvenčné vyhlásenie VHDL.
V1 Pri výstavbe nižšie
if (condition1), potom
statements1
iný
statements2
end if;
(statements2) are executed regardless whether condition1 is TRUE or FALSE?

sú výkazy za iný
(statements2) sa vykonávajú bez ohľadu na to, či condition1 je TRUE alebo FALSE?V programovanie C, else sa vykonáva, iba ak, ak je podmienka nepravdivá.

V1 Pri výstavbe nižšie
if (condition1), potom
statements1
elsif (condition2), potom
statements2
elsif (condition3), potom
statements2
end if;
statements executed once their corresponding condition is true?

sú všetky elsif
popravený vyhlásenia, akonáhle ich zodpovedajúce stav je pravda?Alebo je to ako v C, že iba prvá, ak elsif alebo vyhlásenie, ktoré má skutočný stav je vykonaný bez ohľadu na to, či úspech elsif podmienky sú pravdivé?

Dúfam, že to počujem od vás.

Vďaka,

Marika

 

[FVM]

Citácia:

V programovanie C, else sa vykonáva, iba ak, ak je podmienka nepravdivá.

 

[GCK]

Je to presne ako programovací jazyk C.

 

[marika_ece]

Ďakujem vám za vaše odpovede.

 

[Sam]

AA,
Vážení Marika:
Znie to, že ste novým VHDL, najviac dôležitá vec k poznámke je to, že ste popisujúci hardvér, takže tam sú niektoré základné rozdiely bewteen HDL a software programovanie.
Mali by ste vedieť, že keď Wirt ", ak staement" v VHDL, to znamená, že používate multiplexer zo zdrojov FPGA.
Avšak, "if" má rovnakú funkciu v oboch VHDL a softvér, ale tam je základný rozdiel, ktorý nazývame "úplné, keby", to budem písať príklad ukazuje rozdiel ..
If (input = '1 '), potom
output = '0 '
end if;
tento mier kódu je viac než v poriadku, keď píšete v C, ale v VHDL užívate 2x1 multiplexer, ktorý má iba jeden vstup, to znamená, že ako by sa správať, keď multipexer Vstupné = '0 ', takže syntetizátor pridá zámok na ďalšie Vstupné, takže keď input = '1 'výstup západky predchádzajúce hodnoty ..Ak chcete zvládnuť témy takhle by ste mali študovať nasledujúcu tému "HDL syntézy", ktorá opisuje opertaion na syntezátor a ako sa naše design vstup je mapovaný do hardware.

Všetko najlepšie pre vás,
Samého Yassin
Káhirskej univerzite

 

[oursriharsha]

[QuoteIf chcete zvládnuť témy, ako je tento, mali by ste študovať nasledujúcu tému "HDL syntézy", ktorá opisuje opertaion na syntezátor a ako sa naše design vstup je mapovaný do hardware.[/ Quote]

Can u byť príjemný navrhnúť mi nejaké dobré zdroje, kde by som mohol dostať, pokiaľ ide o syntézu HDL, pre jazyk, ktorý používame.

Ďakujem vopred.